KR20030088304A - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

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Abstract

본 발명은 고속 어드레싱을 할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널의 구동방법은 프레임에 포함되어 선택적 소거방식으로 구동됨과 아울러 이전 서브필드의 상태에 관계없이 독립적인 휘도 표현 가능한 제 1서브필드군과, 프레임에 포함되어 선택적 소거방식으로 구동됨과 아울러 휘도 표현이 연속적인 제 2서브필드군을 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법{DRIVING METHOD OF PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 고속 어드레싱을 할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe 또는 Ne+Xe 불활성 혼합가스의 방전시 발생하는 147㎚의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(30Y) 및 공통서스테인전극(30Z)과, 하부기판(18) 상에 형성된 어드레스전극(20X)을 구비한다. 주사/서스테인전극(30Y)과 공통서스테인전극(30Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선 폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Z)은 통상 인듐 틴 옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 주사/서스테인전극(30Y)과 공통서스테인전극(30Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다.
보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24)의 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 주사/서스테인전극(30Y) 및 공통서스테인전극(30Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전셀의 방전공간에는 방전을 위한 He+Xe 또는 Ne+Xe 등의 불활성 혼합가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 구현하기 위하여 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전이 균일하게 일으키기 위한 리셋기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다.
예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67㎳)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 아울러, 8개의 서브 필드들(SF1 내지 SF8) 각각은 어드레스 기간과 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋기간 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가하게 된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 화상의 계조를 구현할 수 있게 된다.
이와 같은 PDP의 구동방법은 어드레스 기간에 어드레스 방전에 의해 선택되는 방전셀의 발광여부에 따라 선택적 쓰기(Selective writing) 방식과 선택적 소거(Selective erasing) 방식으로 대별된다.
선택적 쓰기방식의 구동방법은 도 2와 같이 리셋기간에 전화면을 턴-오프(Turn-off) 시킨 후, 어드레스 기간에 선택된 방전셀들을 턴-온(Turn-on)시키게 된다. 이어서, 서스테인 기간에는 어드레스 방전에 의해 선택된 방전셀들을 서스테인 방전시킴으로써 화상을 표시하게 된다. 선택적 쓰기방식의 구동방법에있어서는 어드레스 방전시 방전셀 내에 충분한 벽전하를 형성시키기 위하여 주사/서스테인전극(30Y)에 공급되는 스캔펄스(Scan pulse)의 펄스폭을 대략 3㎲ 이상으로 설정하고 있다.
PDP가 VGA(Video Graphics Array) 급의 해상도를 가지면 총 480 라인의 주사라인들을 가지게 된다. 이 경우, 선택적 쓰기방식의 구동방법은 한 프레임 기간(16.67㎳) 내에 8 개의 서브필드를 포함할 때, 한 프레임 내에 필요한 어드레스 기간이 총 11.52㎳가 필요하게 된다. 이에 비하여, 서스테인 기간은 수직동기신호(Vsync)를 고려하여 3.05㎳가 할당된다.
다시 말하여, 어드레스 기간은 한 프레임당 3㎲(스캔펄스의 펄스폭)×480 라인×8(서브필드 수)로 산출된 11.52㎳가 필요하다. 서스테인 기간은 한 프레임당 11.52㎳의 어드레스 기간, 0.3㎳의 1회 리셋기간, 100㎲×8 서브필드=0.8㎳의 소거기간 및 1㎳의 수직동기신호(Vsync) 여유 기간을 뺀(16.67㎳-11.52㎳-0.3㎳-1㎳-0.8㎳) 나머지 기간인 3.05㎳이다.
이와 같은 선택적 쓰기방식의 구동방법은 PDP가 고해상도로 갈수록 그 구동이 곤란해지는 단점이 있다. 다시 말하여, PDP의 라인수가 늘어날 수록 많은 어드레스 기간이 필요해지고, 이에 따라 서스테인 기간에 충분한 시간이 할당되지 않아 그 구동자체가 불가능해진다. 이러한 문제점을 극복하기 위하여, 한 화면을 분할 구동시키는 방법이 있지만 구동 드라이브 IC(Integrated Circuit)들이 그 만큼 추가되어야 하므로 제조원가가 증가되는 또 다른 문제점이 발생하게 된다.
선택적 소거방식의 구동방법은 도 3과 같이 리셋기간에 전화면을 라이팅 방전시킴으로써 턴-온(Turn-on) 시킨 후, 어드레스 기간에 선택된 방전셀들을 턴-오프(Turn-off)시키게 된다. 이어서, 서스테인 기간에는 어드레스 방전에 의해 선택되지 않은 방전셀들을 서스테인 방전시킴으로써 화상을 표시하게 된다.
선택적 소거방식의 구동방법에 있어서는 어드레스 방전시 선택된 방전셀들의 벽전하 및 공간전하를 소거시킬 수 있도록 대략 1㎲의 선택적 소거 데이터 펄스가 어드레스전극(20X)에 공급된다. 이와 동시에, 주사/서스테인전극(30Y)에는 선택적 소거 데이터 펄스와 동기 되는 대략 1㎲의 스캔펄스가 공급된다. PDP가 VGA(Video Graphic Array) 급의 해상도를 가지면 선택적 소거방식의 구동방법은 한 프레임 기간(16.67㎳) 내에 8 개의 서브필드를 포함할 때, 한 프레임 내에 필요한 어드레스 기간이 총 3.84㎳에 불과하게 된다. 따라서, 선택적 소거방식의 구동방법에서는 서스테인 기간에 충분한 시간을 할당할 수 있다.
하지만, 이와 같은 선택적 소거방식의 구동방법에서는 프레임당 한 번만 전면 라이팅하고 매 서브필드마다 필요 없는 방전셀들을 꺼나가기 때문에 표현할 수 있는 계조수가 제한되는 단점이 있다. 다시 말하여, 선택적 소거방식의 구동방법에서는 서브필드의 개수+1 개 계조만을 표현할 수 있다. 즉, 한 프레임이 10 개의 서브필드들을 포함한다면 아래의 표 1과 같이 계조 수는 11개가된다.
계조 SF1(1) SF2(2) SF3(4) SF4(8) SF5(16) SF6(32) SF7(48) SF8(48) SF9(48) SF10(48)
0 × × × × × × × × × ×
1 ○ × × × × × × × × ×
3 ○ ○ × × × × × × × ×
7 ○ ○ ○ × × × × × × ×
15 ○ ○ ○ ○ × × × × × ×
31 ○ ○ ○ ○ ○ × × × × ×
63 ○ ○ ○ ○ ○ ○ × × × ×
111 ○ ○ ○ ○ ○ ○ ○ × × ×
159 ○ ○ ○ ○ ○ ○ ○ ○ × ×
207 ○ ○ ○ ○ ○ ○ ○ ○ ○ ×
255 ○ ○ ○ ○ ○ ○ ○ ○ ○ ○
여기서, 'SFx(y)'는 x 번째 서브필드와 그 가중치 y를 의미한다. 그리고 '○'는 해당 서브필드가 켜진 상태를 나타내고 "×'는 해당 서브필드가 꺼진 상태를 나타낸다.
이 경우, 적색, 녹색 및 청색의 모든 조합을 하더라도 1331 색밖에 표현되지 않으므로 1670만 색의 트루컬러(True color)에 비하여 색표현 능력이 현저히 부족하게 된다.
전술한 바와 같이, 종래의 PDP 구동방법에 있어서 선택적 쓰기방식은 어드레스 기간동안 선택적으로 방전셀들을 켜기 위한 데이터펄스와 스캔펄스가 3㎲ 이상의 펄스폭을 가져야 하기 때문에 고속으로 구동할 수 없게 된다. 선택적 소거 방식은 선택적 쓰기방식에 비하여 방전셀들을 선택적으로 끄기 위한 데이터펄스와 스캔펄스가 대략 1㎲ 정도이므로 고속으로 구동할 수 있는 장점이 있는데 반하여, 충분한 계조를 표현할 수 없다는 단점이 있다.
따라서, 본 발명의 목적은 고속 어드레싱을 할 수 있도록 한 플라즈마 디스플레이 패널의 구동방법을 제공하는 것이다.
도 1은 종래의 플라즈마 디스플레이 패널에 매트릭스 형태로 포함되는 방전셀 구조를 나타내는 사시도.
도 2는 종래의 선택적 쓰기 구동방식의 한 프레임을 나타내는 도면.
도 3은 종래의 선택적 소거 구동방식의 한 프레임을 나타내는 도면.
도 4는 본 발명의 실시예에 의한 플라즈마 디스플레이 패널의 한 프레임을 나타내는 도면.
도 5a 및 도 5b는 도 4의 구동방법에 의하여 구현되는 계조값을 나타내는 도면.
도 6은 도 4의 한 프레임에 포함되어 있는 서브필드들에 인가되는 구동파형을 나타내는 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판12Y,12Z : 투명전극
13Y,13Z : 버스전극14,22 : 유전체층
16 : 보호막18 : 하부기판
20X : 어드레스전극24 : 격벽
26 : 형광체층
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 구동방법은 프레임에 포함되어 선택적 소거방식으로 구동됨과 아울러 이전 서브필드의 상태에 관계없이 독립적인 휘도 표현 가능한 제 1서브필드군과, 프레임에 포함되어 선택적 소거방식으로 구동됨과 아울러 휘도 표현이 연속적인 제 2서브필드군을 포함한다.
상기 제 1서브필드군은, 방전셀들에서 소정의 계조를 표현함과 아울러 계조가 표현된 방전셀들의 방전을 소거시키는 전반부 서브필드들과, 방전셀들에서 소정의 계조를 표현함과 아울러 계조가 표현된 방전셀의 방전을 소거시키지 않는 중반부 서브필드를 포함한다.
상기 중반부 서브필드는 전방부 서브필드와 제 2서브필드군 사이에 위치된다.
상기 전반부 서브필드는 모든 방전셀을 턴-온시키는 리셋기간과, 외부로부터 공급되는 데이터에 의하여 상기 방전셀을 선택적으로 턴-오프시키는 어드레스기간, 어드레스기간에 선택되지 않은 방전셀들에서 방전을 일으키는 서스티인 기간과, 방전셀들에서 방전을 소거시키는 소거기간을 포함한다.
상기 전반부 서브필드는 적어도 둘 이상의 서브필드를 포함한다.
상기 중반부 서브필드는 모든 방전셀을 턴-온시키는 리셋기간과, 외부로부터공급되는 데이터에 의하여 방전셀을 선택적으로 턴-오프시키는 어드레스기간, 어드레스기간에 선택되지 않은 방전셀들에서 방전을 일으키는 서스테인 기간을 포함한다.
상기 중반부 서브필드는 하나의 서브필드이다.
상기 제 1서브필드군에 포함되어 있는 서브필드들은 휘도 가중치가 점차로 증가되도록 설정된다.
상기 제 2서브필드군은 적어도 둘 이상의 서브필드를 포함한다.
상기 제 2서브필드군에 포함되어 있는 서브필드들은 외부로부터 공급되는 데이터에 의하여 방전셀을 선택적으로 턴-오프시키는 어드레스기간, 어드레스기간에 선택되지 않은 방전셀들에서 방전을 일으키는 서스티인 기간을 포함한다.
상기 제 2서브필드군에 포함되어 있는 서브필드들은 동일한 휘도가중치를 갖는다.
상기 제 2서브필드군에 포함되어 있는 서브필드들은 제 1휘도가중치와 제 2휘도가중치를 가지며, 제 1휘도가중치 및 제 2휘도가중치는 교번적으로 반복된다.
상기 리셋기간에 램프파형의 리셋펄스가 공급되는 단계와, 어드레스기간에 스캔펄스 및 어드레스펄스가 공급되는 단계를 포함한다.
상기 리셋펄스는 소정기울기를 가지고 상승하는 단계와, 상승된 리셋펄스가 소정기울기를 가지고 스캔펄스의 전압보다 적어도 30V이상 높은 전압까지 하강하는 단계를 포함한다.
상기 리셋펄스는 스캔펄스의 전압보다 40V 내지 50V 높은 전압까지 하강한다.
상기 제 1서브필드군에는 각 서브필드마다 별도의 리셋펄스가 추가되며, 제 2서브필드군에는 최초의 서브필드에만 리셋펄스가 추가된다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 4 내지 도 6을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시예에 의한 플라즈마 디스플레이 패널의 한 프레임을 나타내는 도면이다. 도 4에서 본 발명의 한 프레임에 12개의 서브필드가 존재한다고 가정하여 설명하기로 한다.
도 4를 참조하면, 본 발명의 PDP 한프레임은 선택적 소거방식으로 구동된다. 한프레임에 포함되어 있는 전반부 서브필드들, 즉 제 1서브필드(SF1) 내지 제 5서브필드(SF5)는 리셋기간, 어드레스기간, 서스테인기간 및 소거기간을 포함한다.
리셋기간에는 전화면이 턴-온된다. 어드레스기간에는 선택된 방전셀들을 턴-오프시킨다. 서스테인기간에는 어드레스기간에 선택되지 않은 방전셀들에서 서스테인 방전을 일으킨다. 소거기간에는 서스테인 방전이 소거되어 전화면이 턴-오프된다. 제 1 내지 제 5서브필드(SF1 내지 SF5)에 있어서 리셋기간, 어드레스기간 및 소거기간은 각 서브필드마다 동일한 반면에 휘도 상대비는 소정비율로 증가하게 된다.
한프레임에 포함되어 있는 중반 서브필드, 즉 제 6서브필드(SF6)는 리셋기간, 어드레스기간 및 서스테인기간을 포함한다. 리셋기간에는 전화면이 턴-온된다. 어드레스기간에는 선택된 방전셀들을 턴-오프시킨다. 서스테인기간에는 어드레스기간에 선택되지 않은 방전셀들에서 서스테인 방전을 일으킨다.
이와 같은 제 1 내지 제 6서브필드(SF1 내지 SF6) 각각은 리셋기간, 어드레스기간, 서스테인기간을 포함하기 때문에 각 서브필드별로 독립적으로 구동되면서 소정의 휘도를 표현하게 된다. 예를 들어, 제 1 내지 제 6서브필드(SF1 내지 SF6) 각각은 26=64계조를 표현할 수 있다. 즉, 본원 발명의 제 1 내지 제 6서브필드(SF1 내지 SF6)는 바이너리 코딩(Binary coding)된다.
한프레임이 포함되어 있는 후반부 서브필드들, 즉 제 7서브필드(SF7) 내지 제 12서브필드(SF12)는 어드레스기간 및 서스테인기간을 포함한다. 어드레스기간에는 선택된 방전셀들을 턴-오프시킨다. 서스테인기간에는 어드레스기간에 선택되지 않은 방전셀들에서 서스테인 방전을 일으킨다.
여기서, 제 7서브필드(SF7)는 제 6서브필드(SF6)의 어드레스기간에 그 방전이 소거되지 않은 방전셀들에서 소정의 계조를 표현하게 된다. 다시 말하여, 제 6서브필드(SF6)는 소거기간을 포함하지 않기 때문에 제 6서브필드(SF6)에서 어드레스방전이 일어나지 않은 방전셀들은 켜진상태를 유지한다. 따라서, 제 7서브필드(SF7)의 어드레스방전은 제 6서브필드(SF6)에서 켜진 방전셀들에서 이루어지게된다. 마찬가지로, 제 8서브필드(SF8)는 제 7서브필드(SF7)의 어드레스기간에 그 방전이 소거되지 않은 방전셀들에서 소정의 계조를 표현하게 된다. 즉, 후반부 서브필드들, 즉 제 7서브필드(SF7) 내지 제 12서브필드(SF12)는 자신의 이전 서브필드에서 방전셀들이 켜져있을 때 소정의 계조를 표현하게 된다. 즉, 본원 발명의 제 7 내지 제 12서브필드(SF7 내지 SF12)는 리니어 코딩(Linear coding)된다.
이와 같은 본 발명에서는 도 5a 및 도 5b와 같이 250의 계조를 표현할 수 있다. 다시 말하여, 본 발명에서는 선택적 소거방식으로 구동하면서도 250의 계조를 표현할 수 있다. 즉, 본 발명의 구동방식은 선택적 쓰기방식에 비하여 6의 계조만을 표현하지 못한다.
이를 상세히 설명하면, 본 발명의 각각의 휘도 가중치는 1, 2, 4, 8, 16, 32, 34, 30, 34, 30, 34, 30로 할당된다. 여기서, 1 내지 32의 휘도 가중치를 표현하는 제 1 내지 제 6서브필드(SF1 내지 SF6)는 리셋기간을 포함하기 때문에 이전 서브필드의 상태에 관계없이 원하는 휘도를 표현한다. 예를 들어, "47"의 계조를 표현할 때 제 1서브필드(SF1), 제 2서브필드(SF2), 제 3서브필드(SF3), 제 4서브필드(SF4) 및 제 6서브필드(SF6)가 켜진다. 즉, "1+2+4+8+32"의 계조를 표현함으로써 "47"의 계조를 표현하게 된다.
또한, "98"의 계조를 표현할 때 제 2서브필드(SF2), 제 6서브필드(SF6), 제 7서브필드(SF7) 및 제 8서브필드(SF8)가 켜진다. 즉, "2+32+34+30"의 계조를 표현함으로써 "98"의 계조를 표현하게 된다. 이와 같은 본원 발명에서는 250의 계조를 표현하게 된다. 한편, 본원 발명에서는 64, 65, 128, 129, 192, 193의 계조를 표현하지 못한다. 다시 말하여 "65"의 계조를 표현할 때 제 7서브필드(SF7)가 켜져야 하지만 제 6서브필드(SF6)가 꺼진 상태를 유지하기 때문에 65의 계조가 표현되지 못한다. 하지만, 본원 발명에서는 휘도 가중치를 1, 2, 4, 8, 16, 32, 32, 32, 32, 32, 32, 32로 설정하면 256계조가 표현되게 된다. 즉, 본원 발명에서는 선택적 소거방식으로 구동됨과 아울러 적어도 250계조 이상의 구현할 수 있다.
도 6은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.
도 6을 참조하면, 제 1 내지 제 5서브필드(SF1 내지 SF5)는 리셋기간, 어드레스기간, 서스테인기간 및 리셋기간을 포함한다. 제 6서브필드(SF6)는 리셋기간, 어드레스기간 및 서스테인기간을 포함한다. 제 7 내지 제 12서브필드(SF7 내지 SF12)는 어드레스기간 및 서스테인기간을 포함한다.
먼저 제 1 내지 제 5서브필드(SF1 내지 SF5)의 리셋기간에는 제 1전극(Y)에 리셋펄스(Reset)가 공급된다. 이와 같이 리셋펄스(Reset)가 공급될 때 모든 방전셀들은 턴-온된다. 이를 위해, 리셋펄스(Reset)는 스캔펄스(scan)의 전압(-Vy)보다 적어도 30V 이상, 바람직하게는 40V 내지 50V 높은 전압까지 하강한다. 다시 말하여, 리셋기간에 모든 방전셀들이 턴-온될 수 있도록 리셋펄스(Reset)는 스캔펄스(scan)의 전압(-Vy)보다 30V이상의 높은 전압까지 하강한다.
이어서, 어드레스기간에는 제 1전극(Y)에는 0.5 내지 1.2㎲의 펄스폭을 가지는 스캔펄스(scan)가 공급됨과 아울러 어드레스전극(X)에는 스캔펄스(scan)에 동기되는 데이터펄스(data)가 공급된다. 이때, 스캔펄스(scan)펄스 및 데이터펄스(data)가 공급되 방전셀들에서는 어드레스방전이 일어나고, 이 어드레스방전이 일어난 방전셀들은 그 방전이 소거되게 된다.
서스테인기간에는 제 1전극(Y) 및 제 2전극(Z)에 교번적으로 서스테인펄스(SUSPy,SUSPz)가 공급된다. 이때, 어드레스기간에 선택되지 않은 방전셀들에서 서스테인방전이 일어나 소정의 계조를 표현하게 된다.
소거기간에는 제 2전극(Z)에 소거펄스(EP)가 공급되어 모든 방전셀들의 방전을 소거시킨다. 이와 같은 과정을 반복하면서 제 1 내지 제 5서브필드(SF1 내지 SF5)는 소정의 계조를 표현한다.
제 6서브필드(SF6)의 리셋기간에는 제 1전극(Y)에 리셋펄스(Reset)가 공급된다. 이와 같이 리셋펄스(Reset)가 공급될 때 모든 방전셀들은 턴-온된다. 이를 위해, 리셋펄스(Reset)는 스캔펄스(scan)의 전압(-Vy)보다 적어도 30V 이상, 바람직하게는 40V 내지 50V 높은 전압까지 하강한다. 다시 말하여, 리셋기간에 모든 방전셀들이 턴-온될 수 있도록 리셋펄스(Reset)는 스캔펄스(scan)의 전압(-Vy)보다 30V이상의 높은 전압까지 하강한다.
이어서, 어드레스기간에는 제 1전극(Y)에는 0.5 내지 1.2㎲의 펄스폭을 가지는 스캔펄스(scan)가 공급됨과 아울러 어드레스전극(X)에는 스캔펄스(scan)에 동기되는 데이터펄스(data)가 공급된다. 이때, 스캔펄스(scan)펄스 및 데이터펄스(data)가 공급되 방전셀들에서는 어드레스방전이 일어나고, 이 어드레스방전이 일어난 방전셀들은 그 방전이 소거되게 된다.
서스테인기간에는 제 1전극(Y) 및 제 2전극(Z)에 교번적으로 서스테인펄스(SUSPy,SUSPz)가 공급된다. 이때, 어드레스기간에 선택되지 않은 방전셀들에서 서스테인방전이 일어나 소정의 계조를 표현하게 된다.
이와 같은 제 6서브필드(SF6)는 소거기간을 포함하지 않는다. 따라서, 제 6서브필드(SF6)에서 켜진 방전셀들은 켜진 상태를 유지한다.
제 7서브필드(SF7)의 어드레스기간에는 제 1전극(Y)에는 0.5 내지 1.2㎲의 펄스폭을 가지는 스캔펄스(scan)가 공급됨과 아울러 어드레스전극(X)에는 스캔펄스(scan)에 동기되는 데이터펄스(data)가 공급된다. 이때, 스캔펄스(scan) 및 데이터펄스(data)가 공급되 방전셀들에서는 어드레스방전이 일어나고, 이 어드레스방전이 일어난 방전셀들은 그 방전이 소거되게 된다.
서스테인기간에는 제 1전극(Y) 및 제 2전극(Z)에 교번적으로 서스테인펄스(SUSPy,SUSPz)가 공급된다. 이때, 어드레스기간에 선택되지 않은 방전셀들에서 서스테인방전이 일어나 소정의 계조를 표현하게 된다. 제 8 내지 제 12서브필드(SF8 내지 SF12) 역시 제 7서브필드(SF7)와 마찬가지로 이전서브필드가 켜질 때에만 켜지게 되고, 매 서브필드마다 필요없는 방전셀들이 꺼지게된다.
이와 같은 본원 발명에서는 모든 서브필드들이 선택적 소거방식으로 구동되기 때문에, 즉 0.5 내지 1.2㎲의 펄스폭을 가지는 스캔펄스가 공급되기 때문에 고속어드레싱을 할 수 있다. 아울러, 본원 발명에서는 전반부, 중간 및 후반부 서브필드로 나뉘어 구동함으로써 충분한 계조를 표현할 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에 의하면 한 프레임의 전반부 서브필드는 바이너리 코딩방식으로 구동되고, 후반부서브필드는 리니어 코딩방식으로 구동된다. 또한, 한 프레임에 포함되어 있는 모든 서브필드는 선택적 소거방식으로 구동된다. 즉, 본원 발명에서는 선택적 소거방식으로 구동됨으로써 고속어드레싱을 할 수 있다. 아울러, 전반부 서브필드를 바이너리 코딩방식으로 구동함과 아울러 후반부 서브필드를 리니어 코딩방식로 구동함으로써 충분한 계조를 표현할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (16)

  1. 한 프레임이 다수의 서브필드를 포함하는 플라즈마 디스플레이 패널의 구동방법에 있어서,
    상기 프레임에 포함되어 선택적 소거방식으로 구동됨과 아울러 이전 서브필드의 상태에 관계없이 독립적인 휘도 표현 가능한 제 1서브필드군과,
    상기 프레임에 포함되어 상기 선택적 소거방식으로 구동됨과 아울러 휘도 표현이 연속적인 제 2서브필드군을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1항에 있어서,
    상기 제 1서브필드군은,
    방전셀들에서 소정의 계조를 표현함과 아울러 상기 계조가 표현된 방전셀들의 방전을 소거시키는 전반부 서브필드들과,
    상기 방전셀들에서 소정의 계조를 표현함과 아울러 상기 계조가 표현된 방전셀의 방전을 소거시키지 않는 중반부 서브필드를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 2항에 있어서,
    상기 중반부 서브필드는 상기 전방부 서브필드와 상기 제 2서브필드군 사이에 위치되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 제 2항에 있어서,
    상기 전반부 서브필드는 모든 방전셀을 턴-온시키는 리셋기간과,
    외부로부터 공급되는 데이터에 의하여 상기 방전셀을 선택적으로 턴-오프시키는 어드레스기간,
    상기 어드레스기간에 선택되지 않은 방전셀들에서 방전을 일으키는 서스티인 기간과,
    상기 방전셀들에서 상기 방전을 소거시키는 소거기간을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  5. 제 2항에 있어서,
    상기 전반부 서브필드는 적어도 둘 이상의 서브필드를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 2항에 있어서,
    상기 중반부 서브필드는 모든 방전셀을 턴-온시키는 리셋기간과,
    외부로부터 공급되는 데이터에 의하여 상기 방전셀을 선택적으로 턴-오프시키는 어드레스기간,
    상기 어드레스기간에 선택되지 않은 방전셀들에서 방전을 일으키는 서스테인기간을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 2항에 있어서,
    상기 중반부 서브필드는 하나의 서브필드인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제 2항에 있어서,
    상기 제 1서브필드군에 포함되어 있는 서브필드들은 휘도 가중치가 점차로 증가되도록 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 제 1항에 있어서,
    상기 제 2서브필드군은 적어도 둘 이상의 서브필드를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  10. 제 9항에 있어서,
    상기 제 2서브필드군에 포함되어 있는 서브필드들은 외부로부터 공급되는 데이터에 의하여 방전셀을 선택적으로 턴-오프시키는 어드레스기간,
    상기 어드레스기간에 선택되지 않은 방전셀들에서 방전을 일으키는 서스티인 기간을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  11. 제 9항에 있어서,
    상기 제 2서브필드군에 포함되어 있는 서브필드들은 동일한 휘도가중치를 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  12. 제 9항에 있어서,
    상기 제 2서브필드군에 포함되어 있는 서브필드들은 제 1휘도가중치와 제 2휘도가중치를 가지며, 상기 제 1휘도가중치 및 제 2휘도가중치는 교번적으로 반복되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  13. 제 4항 또는 제 6항에 있어서,
    상기 리셋기간에 램프파형의 리셋펄스가 공급되는 단계와,
    상기 어드레스기간에 스캔펄스 및 어드레스펄스가 공급되는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  14. 제 13항에 있어서,
    상기 리셋펄스는 소정기울기를 가지고 상승하는 단계와,
    상기 상승된 리셋펄스가 소정기울기를 가지고 상기 스캔펄스의 전압보다 적어도 30V이상 높은 전압까지 하강하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  15. 제 14항에 있어서,
    상기 리셋펄스는 상기 스캔펄스의 전압보다 40V 내지 50V 높은 전압까지 하강하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  16. 제 1항에 있어서,
    상기 제 1서브필드군에는 각 서브필드마다 별도의 리셋펄스가 추가되며, 상기 제 2서브필드군에는 최초의 서브필드에만 리셋펄스가 추가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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