KR100493617B1 - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

플라즈마 디스플레이 패널의 구동방법 Download PDF

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Abstract

본 발명은 어드레스 기간을 단축시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
본 발명에 실시 예에 따른 플라즈마 디스플레이 패널의 구동방법은 프레임의 초반부에 위치되는 적어도 하나 이상의 서브필드의 제 1 어드레스 기간동안 스캔전극들에 제 1 구동파형이 공급되는 단계와, 상기 적어도 하나 이상의 서브필드를 제외한 나머지 서브필드의 제 2 어드레스 기간동안 스캔전극들에 상기 제 1 구동파형과 상이한 제 2 구동파형이 공급되는 단계를 포함한다. 상기 제 1 구동파형은 상기 제 1 어드레스 기간동안 적어도 두개 이상의 스캔전극에 동시에 공급되고 상기 초반부에 위치되는 서브필드들에서 엇갈리게 공급되는 스캔펄스들을 포함한다.

Description

플라즈마 디스플레이 패널의 구동방법{METHOD OF DRIVING PLASMA DISPLAY PANEL}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로, 특히 어드레스 기간을 단축시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스의 방전시 발생하는 147nm의 자외선에 의해 형광체를 발광시킴으로써 문자 또는 그래픽을 포함한 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 크게 향상된 화질을 제공한다. 특히, 3전극 교류 면방전형 PDP는 방전시 표면에 벽전하가 축적되며 방전에 의해 발생되는 스퍼터링으로부터 전극들을 보호하기 때문에 저전압 구동과 장수명의 장점을 가진다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(Y) 및 서스테인전극(Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(X)을 구비한다. 스캔전극(Y)과 서스테인전극(Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리 영역에 형성되는 금속버스전극(13Y,13Z)을 포함한다.
투명전극(12Y,12Z)은 통상 인듐-틴-옥사이드(Indium-Tin-Oxide : 이하 "ITO"라 함)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 스캔전극(Y)과 서스테인전극(Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(X)은 스캔전극(Y) 및 서스테인전극(Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(X)과 나란하게 형성되어 방전에 의해 생성된 1자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전셀의 방전공간에는 방전을 위한 He+Xe, Ne+Xe 및 He+Ne+Xe 등의 불활성 혼합가스가 주입된다.
이러한 방전셀은 도 2에 도시된 바와 같이 매트릭스로 형태로 배치된다. 도 2에서 방전셀(1)은 스캔 전극라인(Y1 내지 Ym), 서스테인 전극라인(Z) 및 어드레스 전극라인(X1 내지 Xn)의 교차부에 마련된다. 스캔라인(Y1 내지 Ym)은 순차적으로 구동되고, 서스테인 전극라인(Z)은 공통적으로 구동된다. 어드레스 전극라인들(X1 내지 Xn)은 구동 특성을 빠르게 하기 위해 기수번째 라인들과 우수번째 라인들로 분할되어 구동된다.
이러한 PDP를 구동하기 위한 구동장치로는 스캔 전극라인(Y1 내지 Ym)을 구동하기 위한 스캔(Y) 구동부(32)와, 서스테인 전극라인(Z)을 구동하기 위한 서스테인(Z) 구동부(34) 및 어드레스 전극라인(X1 내지 Xn)을 구동하기 위한 어드레스(X) 구동부(36)를 구비한다.
이러한 3전극 교류 면방전형 PDP는 화상의 계조(Gray Level)를 구현하기 위하여 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 구동하고 있다. 각 서브필드는 다시 방전을 균일하게 일으키기 위한 리셋 기간, 방전셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 아울러, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 및 어드레스 기간과 서스테인 기간으로 다시 나누어지게 된다. 여기서, 각 서브필드의 리셋 및 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 화상의 계조를 구현할 수 있게 된다.
도 3에 도시된 한프레임에 포함되는 제1 서브필드(SF1)는 전화면이 라이팅되는 리셋기간, 선택된 방전셀을 끄는 어드레스 기간과 어드레스 방전에 의해 선택된 방전셀들 이외의 방전셀들을 서스테인 방전시키는 서스테인 기간으로 나뉘어진다. 제2 내지 제8 서브필드들(SF2 내지 SF8)은 전화면이 라이팅되는 전면 라이팅 기간(리셋기간)없이 선택된 방전셀들을 턴-오프(turn-off) 시키는 어드레스 기간과 어드레스 방전에 의해 선택된 방전셀들 이외의 방전셀들을 서스테인 방전시키는 서스테인 기간으로 나뉘어진다.
도 4는 종래 기술에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.
도 4을 참조하면, PDP의 한 프레임에 포함되는 첫 번째 서브필드(SF1)는 리셋기간(RPD), 어드레스 기간(APD) 및 서스테인 기간(SPD)으로 나뉘어 구동된다.
리셋기간(RPD)에는 스캔전극(Y)에 리셋펄스(RP)가 공급된다. 리셋펄스(RP)는 램프파 형태로 셋업(Set-up)시 전압이 증가하고 셋다운(Set-down) 시에는 전압이 감소하는 형태를 가진다. 셋업(Set-up)시 리셋방전이 발생되어 상부 유전층(14)에 벽전하가 형성된다. 이어서, 셋다운 시 감소하는 전압에 의해 불요의 하전입자들이 부분적으로 소거되어 벽전하가 오방전을 일으키지 않으면서 다음의 어드레스방전에 도움을 줄 정도로 감소하게 된다. 이 벽전하 감소를 위하여, 리셋펄스(RP)의 셋다운(Set-down)시 서스테인전극(Z)에 정극성(+)의 직류전압을 공급한다. 이 정극성(+)의 직류전압에 대하여 리셋펄스(RP)는 서서히 감소하는 형태로 공급되므로 셋다운 시 스캔전극(Y)이 서스테인전극(Z)에 대하여 상대적인 부극성(-)이 됨으로써, 즉 극성이 반전됨으로써 셋업(Set-up)시 생성된 벽전하들이 감소하게 된다.
어드레스 기간(APD)에는 스캔전극(Y)에 부극성(-)의 스캔전압(Vy)을 가지는 스캔펄스(scan)가 공급됨과 아울러 동시에 어드레스전극(X)에 데이터펄스(data)가 공급됨으로써 어드레스방전이 발생하게 된다. 이 어드레스방전으로 형성된 벽전하는 다른 방전셀들이 어드레스되는 기간동안 유지된다.
서스테인 기간(SPD)에는 시작부에서 스캔전극(Y)에 트리거링펄스(TP)를 공급하여 어드레스기간(APD)에서 충분히 벽전하가 형성된 방전셀(1)들에서 서스테인방전이 개시되게 한다. 이어서, 서스테인전극(Z)과 스캔전극(Y)에 교번적으로 서스테인전압(Vs)에 해당하는 서스테인펄스(SUSPz, SUSPy)를 공급하여 서스테인기간(SPD) 동안 서스테인방전이 유지되게 한다.
이러한 서스테인 기간(SPD)에 이은 소거기간(EPD)에서는 서스테인전극(Z)에 소거펄스(EP)를 공급하여 유지되던 방전이 중지되게 한다. 소거펄스(EP)는 발광크기가 작게끔 램프파 형태를 가지거나 방전 소거를 위해 1㎲ 정도의 짧은 펄스폭을 가지게 된다. 이러한 소거펄스(EP)에 의한 짧은 소거방전으로 하전입자들이 소거되어 방전이 중지된다.
이와같은 플라즈마 디스플레이 패널의 구동방법에 있어서, 스캔전극(Y)에 공급되는 스캔펄스(Scan)는 그 펄스폭이 대략 3μs 이상으로 설정되어 방전셀 내에 충분한 벽전하를 형성하여야 한다.
PDP가 VGA(Video Graphics Array) 급의 해상도를 가지면 총 480 라인의 주사라인들을 가지게 된다. 따라서, 선택적 쓰기방식은 한 프레임 기간(16.67ms) 내에 8 개의 서브필드를 포함할 때, 한 프레임 내에 필요한 어드레스 기간(APD)이 총 11.52ms가 필요하게 된다. 이에 비하여, 서스테인 기간(SPD)은 수직동기신호(Vsync)를 고려하여 3.05ms가 할당된다. 여기서, 어드레스 기간(APD)은 한 프레임당 3μs(스캔펄스의 펄스폭)×480 라인×8(서브필드 수)로 산출된다. 서스테인기간(SPD)은 한 프레임 시간(16.67ms)에서 11.52ms의 어드레스 기간(APD), 0.3ms의 1회 리셋기간(RPD), 100μs×8 서브필드의 소거기간(EPD) 및 1ms의 수직동기신호(Vsync) 여유기간을 뺀(16.67ms-11.52ms-0.3ms-1ms-0.8ms) 나머지 기간인 3.05ms이다.
이렇듯 충분한 서스테인 기간(SPD)을 확보할 수 없음으로 계조 표현에 어려움이 있다. 즉, 종래 기술에 따른 플라즈마 디스플레이 패널의 구동방법은 스캔전극 라인(Y1 내지 Ym)에 따라 순차적으로 부극성(-)의 스캔펄스(scan)가 공급되기 때문에 한 번에 한 셀에서 어드레스 방전이 발생된다. 따라서, 어드레스 기간(APD)이 너무 길어 계조를 표현하기 위한 충분한 서스테인 기간(SPD)을 확보하는데 어려움이 있다.
따라서, 본 발명의 목적은 어드레스 기간을 단축시킬 수 있도록 한 PDP의 구동방법을 제공함에 있다.
본 발명의 실시 예에 따른 PDP의 구동방법은 프레임의 초반부에 위치되는 적어도 하나 이상의 서브필드의 제 1 어드레스 기간동안 스캔전극들에 제 1 구동파형이 공급되는 단계와, 상기 적어도 하나 이상의 서브필드를 제외한 나머지 서브필드의 제 2 어드레스 기간동안 스캔전극들에 상기 제 1 구동파형과 상이한 제 2 구동파형이 공급되는 단계를 포함한다. 상기 제 1 구동파형은 상기 제 1 어드레스 기간동안 적어도 두개 이상의 스캔전극에 동시에 공급되고 상기 초반부에 위치되는 서브필드들에서 엇갈리게 공급되는 스캔펄스들을 포함한다.
상기 제 1 구동파형은 제 1 내지 제 3 서브필드의 제 1 어드레스 기간동안 공급된다.상기 제 2 구동파형이 공급되는 제 2 어드레스 기간동안 스캔전극들에 스캔펄스가 순차적으로 공급된다.
상기 제 1 구동파형은 제 1 및 제 2 서브필드의 제 1 어드레스 기간동안 공급된다.
삭제
상기 첫 번째 서브필드의 제 1 어드레스 기간동안 제 n(n은 홀수) 번째 및 제 n+1 번째 스캔전극에 동시에 스캔펄스가 공급된다.
상기 두 번째 서브필드의 제 1 어드레스 기간동안 제 n+1(n은 홀수) 번째 및 제 n+2 번째 스캔전극에 동시에 스캔펄스가 공급된다.
상기 첫 번째 서브필드의 제 1 어드레스 기간동안 제 n+1(n은 0을 포함한 3의 배수) 번째 및 n+2 번째 스캔전극에 스캔펄스가 동시에 공급된후에 제 n+3 번째 스캔전극에 스캔펄스가 공급된다.
상기 두 번째 서브필드의 상기 제 1 어드레스 기간동안 제 n+2(n은 0을 포함한 3의 배수) 번째 및 제 n+3 번째 스캔전극에 스캔펄스가 동시에 공급된후에 제 n+4 번째 스캔전극에 스캔펄스가 공급된다.
삭제
상기 j(j는 자연수) 번째 프레임의 상기 첫 번째 서브필드의 제 1 어드레스 기간동안 제 n(n은 홀수) 번째 및 제 n+1 번째 스캔전극에 스캔펄스가 동시에 공급된다.
상기 두 번째 서브필드의 제 1 어드레스 기간동안 제 n+1(n은 홀수) 번째 및 제 n+2 번째 스캔전극에 스캔펄스가 동시에 공급된다.
상기 j+1(j는 자연수) 번째 프레임의 상기 첫 번째 서브필드의 제 1 어드레스 기간동안 제 n+1(n은 홀수) 번째 및 제 n+2 번째 스캔전극에 스캔펄스가 동시에 공급된다.
상기 두 번째 서브필드의 제 1 어드레스 기간동안 제 n(n은 홀수) 번째 및 제 n+1 번째 스캔전극에 스캔펄스가 동시에 공급된다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 5 내지 도 9를 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.
도 5는 본 발명의 제 1 실시 예에 따른 한프레임에 포함된 하나의 서브필드의 구동방법을 나타내는 도면이다.
도 5를 참조하면, 본 발명의 제 1 실시 예에 따른 PDP의 한 프레임에 포함되는 첫 번째 서브필드(SF1)는 리셋기간(RPD), 어드레스 기간(APD) 및 서스테인 기간(SPD)으로 나뉘어 구동된다.
리셋기간(RPD)에는 스캔전극(Y)에 리셋펄스(RP)가 공급된다. 리셋펄스(RP)는 램프파 형태로 셋업(Set-up)시 전압이 증가하고 셋다운(Set-down) 시에는 전압이 감소하는 형태를 가진다. 셋업(Set-up)시 리셋방전이 발생되어 상부 유전층(14)에 벽전하가 형성된다. 이어서, 셋다운 시 감소하는 전압에 의해 불요의 하전입자들이 부분적으로 소거되어 벽전하가 오방전을 일으키지 않으면서 다음의 어드레스방전에 도움을 줄 정도로 감소하게 된다. 이 벽전하 감소를 위하여, 리셋펄스(RP)의 셋다운(Set-down)시 서스테인전극(Z)에 정극성(+)의 직류전압을 공급한다. 이 정극성(+)의 직류전압에 대하여 리셋펄스(RP)는 서서히 감소하는 형태로 공급되므로 셋다운 시 스캔전극(Y)이 서스테인전극(Z)에 대하여 상대적인 부극성(-)이 됨으로써, 즉 극성이 반전됨으로써 셋업(Set-up)시 생성된 벽전하들이 감소하게 된다.
어드레스 기간(APD)에는 둘 이상의 스캔라인(Y)들에 동시에 스캔펄스(scan)가 공급됨과 아울러 스캔펄스(scan)에 동기되는 데이터 펄스(data)가 어드레스 전극(X)에 공급된다. 이를 상세히 설명하면, 프레임의 초반부에 위치되는 적어도 하나 이상의 서브필드의 어드레스 기간(APD)동안 제 1 스캔라인(Y1)과 제 2 스캔라인(Y2), 제 3 스캔라인(Y3)과 제 4 스캔라인(Y4), 제 5 스캔라인(Y5)과 제 6 스캔라인(Y6) 순으로 동시에 스캔펄스(scan)가 공급된다. 그리고, 적어도 하나 이상의 서브필드를 제외한 나머지 서브필드의 어드레스 기간(APD)동안 스캔전극(Y)에 순차적으로 스캔펄스(scan)가 공급된다. 결론적으로, 프레임의 초반부에 위치되는 서브필드의 어드레스 기간(APD)을 단축시킴으로써 한 프레임의 전체적인 어드레스 기간(APD)을 단축시킬 수 있다. 즉, 한 프레임 초반부에 위치되는 적어도 하나 이상의 서브필드의 어드레스 기간(APD)동안 제 n(n은 홀수) 번째 및 제 n+1 번째 스캔전극(Y)에 동시에 스캔펄스(scan)가 공급되어 전체적인 어드레스 기간(APD)을 단축시킬 수 있다.
서스테인 기간(SPD)에는 시작부에서 스캔전극(Y)에 트리거링펄스(TP)를 공급하여 어드레스기간(APD)에서 충분히 벽전하가 형성된 방전셀(1)들에서 서스테인방전이 개시되게 한다. 이어서, 서스테인전극(Z)과 스캔전극(Y)에 교번적으로 서스테인전압(Vs)에 해당하는 서스테인펄스(SUSPz, SUSPy)를 공급하여 서스테인기간(SPD) 동안 서스테인방전이 유지되게 한다.
이러한 서스테인 기간(SPD)에 이은 소거기간(EPD)에서는 서스테인전극(Z)에 소거펄스(EP)를 공급하여 유지되던 방전이 중지되게 한다. 소거펄스(EP)는 발광크기가 작게끔 램프파 형태를 가지거나 방전 소거를 위해 1㎲ 정도의 짧은 펄스폭을 가지게 된다. 이러한 소거펄스(EP)에 의한 짧은 소거방전으로 하전입자들이 소거되어 방전이 중지된다.
도 6은 도 5에 도시된 서브필드와 인접한 서브필드간에 구동파형을 나타내는 파형도이다.
도 6을 참조하면, 본 발명의 제 1 실시 예에 따른 PDP의 한 프레임에 포함되는 서브필드는 리셋기간(RPD), 어드레스 기간(APD) 및 서스테인 기간(SPD)으로 나뉘어 구동된다.
리셋기간(RPD)에는 스캔전극(Y)에 리셋펄스(RP)가 공급된다. 리셋펄스(RP)는 램프파 형태로 셋업(Set-up)시 전압이 증가하고 셋다운(Set-down) 시에는 전압이 감소하는 형태를 가진다. 셋업(Set-up)시 리셋방전이 발생되어 상부 유전층(14)에 벽전하가 형성된다. 이어서, 셋다운(Set-down) 시 감소하는 전압에 의해 불요의 하전입자들이 부분적으로 소거되어 벽전하가 오방전을 일으키지 않으면서 다음의 어드레스방전에 도움을 줄 정도로 감소하게 된다.
어드레스 기간(APD)에는 둘 이상의 스캔라인(Y)들에 동시에 스캔펄스(scan)가 공급됨과 아울러 스캔펄스(scan)에 동기되는 데이터 펄스(data)가 어드레스 전극(X)에 공급된다. 즉, 프레임의 초반부에 위치되는 서브필드의 어드레스 기간(APD)을 단축시킴으로써 한 프레임의 전체적인 어드레스 기간(APD)을 단축시킬 수 있다.
서스테인 기간(SPD)에는 서스테인전극(Z)과 스캔전극(Y)에 교번적으로 서스테인전압(Vs)에 해당하는 서스테인펄스(SUSPz, SUSPy)를 공급하여 서스테인기간(SPD) 동안 서스테인방전이 유지되게 한다.
이러한 서스테인 기간(SPD)에 이은 소거기간(EPD)에서는 서스테인전극(Z)에 소거펄스(EP)를 공급하여 유지되던 방전이 중지되게 한다.
한편, 어드레스 기간(APD)에 둘 이상의 스캔라인(Y)들에 동시에 스캔펄스(scan)가 공급됨과 아울러 스캔펄스(scan)에 동기되는 데이터 펄스(data)가 어드레스 전극(X)에 공급된다. 즉, 첫 번째 서브필드(SF1)에서는 제 1 스캔라인(Y1)과 제 2 스캔라인(Y2), 제 3 스캔라인(Y3)과 제 4 스캔라인(Y4), 제 5 스캔라인(Y5)과 제 6 스캔라인(Y6) 순으로 동시에 부극성(-)의 스캔전압(-Vye)까지 하강하는 스캔펄스(scan)가 공급되고, 어드레스전극들(X)에는 스캔펄스(scan)에 동기되는 데이터펄스(data)가 공급된다. 이 때, 하나의 부극성(-)의 스캔펄스(scan)가 공급될 때 두개의 스캔라인이 온(ON)되므로 두개의 스캔라인씩에 동시에 같은 데이터(data)가 공급된다. 즉, 두개의 스캔라인씩에 동시에 하나의 스캔펄스(scan)가 공급되므로 어드레스 기간(APD)을 줄일 수 있다. 하지만, 두개의 스캔라인씩 같은 데이터(data)가 공급되므로 화질이 저하될 수 있다. 따라서, 두 번째 서브필드(SF2)에서는 첫 번째 서브필드(SF2)와 엇갈리도록 제 2 스캔라인(Y2)과 제 3 스캔라인(Y3), 제 4 스캔라인(Y4)과 제 5 스캔라인(Y5), 제 6 스캔라인(Y6)과 제 7 스캔라인(Y7) 순으로 동시에 부극성(-)의 스캔전압(-Vye)까지 하강하는 스캔펄스(scan)가 공급되고, 어드레스전극들(X)에는 스캔펄스(scan)에 동기되는 데이터펄스(data)가 공급된다. 즉, 첫 번째 서브필드(SF1)와 스캔라인이 빗겨가도록 엇갈려서 동시에 스캔을 한다. 다시 말해서, 첫 번째 서브필드(SF1) 제 2 스캔라인(Y2)의 데이터와 두 번째 서브필드(SF2) 제 2 스캔라인(Y2)의 데이터는 다르게 공급되는 것이다. 이를 상세히 설명하면, 한 프레임의 첫 번째 서브필드(SF1)의 어드레스 기간(APD)동안 제 n(n은 홀수) 번째 및 제 n+1 번째 스캔전극(Y)에 동시에 스캔펄스(scan)가 공급되고, 두 번째 서브필드(SF2)의 어드레스 기간(APD) 제 n+1 번째 및 제 n+2 번째 스캔전극(Y)에 동시에 스캔펄스(scan)가 공급된다. 그리고 두 번째 서브필드(SF2) 이후의 서브필드의 어드레스 기간(APD)동안 스캔전극(Y)들에 순차적으로 스캔펄스(scan)가 공급된다. 따라서, 한 프레임의 전체적인 어드레스 기간(APD)이 단축될 뿐만 아니라 서브필드 마다 스캔전극(Y)에 교번적으로 스캔펄스(scan)가 공급됨으로 데이타 공유로 인한 화질이 저하되는 것을 막을 수 있다.
도 7은 본 발명의 도 6의 구동파형에 따른 서브필드마다 엇갈려서 어드레싱 하여 데이터가 엇갈려서 공유되는 것을 보여주는 도면이다.
도 7을 참조하면, 제 N+1 번째 서브필드(SFN +1)와 그 다음 서브필드인 제 N+2번째 서브필드(SFN +2)의 같은 스캔라인에서는 데이터가 엇갈려 공급되는 것을 특징으로 한다. 즉, 제 N+1 번째 서브필드(SFN +1)는 Ym과 Ym+1, Ym+2와 Ym+3 순으로 두 라인씩 동시에 데이터가 들어가도록 어드레싱 된다. 이때, Ym은 Ym+1과 "1A"라는 데이터를 공유하므로 두 라인은 휘도 차이가 없기 때문에 해상도가 저하된다. 그 다음 서브필드인 제 N+2번째 서브필드(SFN +2)에서는 제 N+1 번째 서브필드(SFN +1)에서와는 엇갈려 Ym+1과 Ym+2, Ym+3과 Ym+4 순으로 두 라인씩 동시에 데이터가 들어가도록 어드레싱 한다. 이때, Ym+1은 Ym+2와 "2A"라는 데이터를 공유한다. 따라서, 첫 번째 서브필드(SF1)의 Ym+1 번째 스캔라인의 데이터는 "1A"가 되고, 두 번째 서브필드(SF2)의 Ym+1 번째 스캔라인의 데이터는 "2A"가 된다. 즉, 서브필드마다 두 라인과 번갈아서 데이터를 공유하므로 라인 공유로 인한 데이터 에러를 상하로 분산 시킬 수 있음으로 다수의 라인을 동일한 데이터로 동시 스캔할 때 발생되는 화질 저하를 줄일 수 있다.
예를 들어 설명하면, PDP가 VGA 급의 해상도인 경우에 스캔라인의 수는 480 라인이다. 본 발명에 따르면 두개의 스캔라인에 동시에 하나의 데이터가 들어므로 VGA 급의 라인수는 그 절반인 240 라인을 갖는 다고 볼 수 있다. 즉, Y1과 Y2, Y3과 Y4, Y5와 Y6 순으로 동시에 스캔된다. 따라서, 두 라인이 하나의 데이터를 공유하게 되므로 480 라인 일때 보다 해상도가 저하되어 화질이 저하될 수 밖에 없다. 그러므로, 그 다음 서브필드에서는 Y1, Y2와Y3, Y4와 Y5 순으로 동시에 스캔된다. 즉, 전 서브필드에서와 라인을 엇갈려 어드레싱을 하는 것이다. 따라서, 두개의 스캔라인이 동시에 스캔되므로 어드레스 기간(APD)이 줄어들고, 또한 서브필드 마다 스캔라인을 엇갈려 어드레싱 하므로 두개의 라인을 동일한 데이터로 동시 스캔할 때 발생하는 화질 저하를 줄일 수 있다.
도 8(a) 및 (b)는 본 발명의 제 2 실시 예에 따른 프레임마다의 구동방법을 나타내는 도면이다.
도 8 (a) 및 (b)를 참조하면, 본 발명의 제 2 실시 예에 따른 PDP의 첫 번째 프레임에 포함되는 첫 번째 서브필드(SF1)는 리셋기간(RPD), 어드레스 기간(APD) 및 서스테인 기간(SPD)으로 나뉘어 구동된다.
리셋기간(RPD)에는 스캔전극(Y)에 리셋펄스(RP)가 공급된다. 리셋펄스(RP)는 램프파 형태로 셋업(Set-up)시 전압이 증가하고 셋다운(Set-down) 시에는 전압이 감소하는 형태를 가진다. 셋업(Set-up)시 리셋방전이 발생되어 상부 유전층(14)에 벽전하가 형성된다. 이어서, 셋다운(Set-down) 시 감소하는 전압에 의해 불요의 하전입자들이 부분적으로 소거되어 벽전하가 오방전을 일으키지 않으면서 다음의 어드레스방전에 도움을 줄 정도로 감소하게 된다.
어드레스 기간(APD)에는 둘 이상의 스캔라인(Y)들에 동시에 스캔펄스(scan)가 공급됨과 아울러 스캔펄스(scan)에 동기되는 데이터 펄스(data)가 어드레스 전극(X)에 공급된다. 즉, 프레임의 초반부에 위치되는 서브필드의 어드레스 기간(APD)을 단축시킴으로써 한 프레임의 전체적인 어드레스 기간(APD)을 단축시킬 수 있다.
서스테인 기간(SPD)에는 서스테인전극(Z)과 스캔전극(Y)에 교번적으로 서스테인전압(Vs)에 해당하는 서스테인펄스(SUSPz, SUSPy)를 공급하여 서스테인기간(SPD) 동안 서스테인방전이 유지되게 한다.
이러한 서스테인 기간(SPD)에 이은 소거기간(EPD)에서는 서스테인전극(Z)에 소거펄스(EP)를 공급하여 유지되던 방전이 중지되게 한다.
한편, 어드레스 기간(APD)에 도 8(a)에 도시된 바와같이 첫 번째 프레임의 첫 번째 서브필드(SF11)는 제 1 스캔라인(Y1)과 제 2 스캔라인(Y2), 제 3 스캔라인(Y3)과 제 4 스캔라인(Y4), 제 5 스캔라인(Y5)과 제 6 스캔라인(Y6) 순으로 동시에 부극성(-)의 스캔전압(-Vye)까지 하강하는 스캔펄스(scan)가 공급된다. 그리고, 두 번째 서브필드(SF12)는 첫 번째 서브필드(SF11)와 엇갈리도록 제 2 스캔라인(Y2)과 제 3 스캔라인(Y3), 제 4 스캔라인(Y4)과 제 5 스캔라인(Y5), 제 6 스캔라인(Y6)과 제 7 스캔라인(Y7) 순으로 동시에 부극성(-)의 스캔전압(-Vye)까지 하강하는 스캔펄스(scan)가 공급된다. 이후의 서브필드부터는 스캔펄스(scan)가 순차적으로 스캔라인에 공급된다. 따라서, 초기의 두 스캔라인씩 동시에 하나의 스캔펄스(scan)가 공급되는 서브필드에 의해 어드레스 기간(APD)을 줄일 수 있다. 하지만 두 라인이 데이터를 공유하기 때문에 해상도가 저하된다. 따라서, 도 8(b)에 도시된 바와같이 두 번째 프레임의 첫 번째 서브필드(SF21)는 첫 번째 프레임의 첫 번째 서브필드(SF11)와 엇갈리도록 제 2 스캔라인(Y2)과 제 3 스캔라인(Y3), 제 4 스캔라인(Y4)과 제 5 스캔라인(Y5), 제 6 스캔라인(Y6)과 제 7 스캔라인(Y7)이 동시에 부극성(-)의 스캔전압(-Vye)까지 하강하는 스캔펄스(scan)가 공급된다. 그리고, 두 번째 프레임중 두 번째 서브필드(SF22)는 첫 번째 프레임의 두 번째 서브필드(SF12) 및 두 번째 프레임중 첫 번째 서브필드(SF21)와 엇갈리도록 제 1 스캔라인(Y1)과 제 2 스캔라인(Y2), 제 3 스캔라인(Y3)과 제 4 스캔라인(Y4), 제 5 스캔라인(Y5)과 제 6 스캔라인(Y6) 순으로 동시에 부극성(-)의 스캔전압(-Vye)까지 하강하는 스캔펄스(scan)가 공급된다. 이후 서브필드부터는 스캔펄스(scan)를 순차적으로 스캔라인(Y)에 공급한다. 다시 말해서, j(j는 자연수) 번째 프레임의 첫 번째 서브필드(SFj1)의 어드레스 기간(APD)동안 제 n(n은 홀수) 번째 및 제 n+1 번째 스캔전극(Y)에 스캔펄스(scan)가 동시에 공급되고, 두 번째 서브필드(SFj2)의 어드레스 기간(APD)동안 첫 번째 서브필드(SFj1)과는 엇갈리도록 제 n+1 번째 및 제 n+2 번째 스캔전극(Y)에 스캔펄스(scan)가 동시에 공급된다. 그리고, j번째 프레임과 엇갈리도록 j+1(j는 자연수) 번째 프레임의 첫 번째 서브필드(SF1)의 어드레스 기간(APD)동안 제 n+1(n은 홀수) 번째 및 제 n+2 번째 스캔전극(Y)에 스캔펄스(scan)가 동시에 공급되고, 두 번째 서브필드(SF2)의 어드레스 기간(APD)동안 첫 번째 서브필드(SF1)와 엇갈리도록 제 n 번째 및 제 n+1 번째 스캔전극(Y)에 스캔펄스(scan)가 동시에 공급된다. 따라서, 한 프레임의 전체적인 어드레스 기간(APD)을 단축시킬 수 있을 뿐만 아니라 프레임마다 스캔전극(Y)에 교번적으로 스캔펄스(scan)가 공급됨으로 데이터 공유로 인한 화질이 저하되는 것을 방지할 수 있다.
도 9는 본 발명의 제 3 실시 예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 도면이다.
도 9을 참조하면, 본 발명의 제 3 실시 예에 따른 PDP의 한 프레임에 포함되는 서브필드는 리셋기간(RPD), 어드레스 기간(APD) 및 서스테인 기간(SPD)으로 나뉘어 구동된다.
리셋기간(RPD)에는 스캔전극(Y)에 리셋펄스(RP)가 공급된다. 리셋펄스(RP)는 램프파 형태로 셋업(Set-up)시 전압이 증가하고 셋다운(Set-down) 시에는 전압이 감소하는 형태를 가진다. 셋업(Set-up)시 리셋방전이 발생되어 상부 유전층(14)에 벽전하가 형성된다. 이어서, 셋다운(Set-down) 시 감소하는 전압에 의해 불요의 하전입자들이 부분적으로 소거되어 벽전하가 오방전을 일으키지 않으면서 다음의 어드레스방전에 도움을 줄 정도로 감소하게 된다.
어드레스 기간(APD)에는 둘 이상의 스캔라인(Y)들에 동시에 스캔펄스(scan)가 공급됨과 아울러 스캔펄스(scan)에 동기되는 데이터 펄스(data)가 어드레스 전극(X)에 공급된다. 즉, 프레임의 초반부에 위치되는 서브필드의 어드레스 기간(APD)을 단축시킴으로써 한 프레임의 전체적인 어드레스 기간(APD)을 단축시킬 수 있다.
서스테인 기간(SPD)에는 서스테인전극(Z)과 스캔전극(Y)에 교번적으로 서스테인전압(Vs)에 해당하는 서스테인펄스(SUSPz, SUSPy)를 공급하여 서스테인기간(SPD) 동안 서스테인방전이 유지되게 한다.
이러한 서스테인 기간(SPD)에 이은 소거기간(EPD)에서는 서스테인전극(Z)에 소거펄스(EP)를 공급하여 유지되던 방전이 중지되게 한다.
한편, 어드레스 기간(APD)에 첫 번째 서브필드(SF1)에서는 제 1 스캔라인(Y1)과 제 2 스캔라인(Y2), 제 3 스캔라인(Y3), 제 4 스캔라인(Y4)과 제 5 스캔라인(Y5), 제 6 스캔라인(Y6), 제 7 스캔라인(Y7)과 제 8 스캔라인(Y8) 순으로 동시에 부극성(-)의 스캔전압(-Vye)까지 하강하는 스캔펄스(scan)가 공급되고, 어드레스전극들(X)에는 스캔펄스(scan)에 동기되는 데이터펄스(data)가 공급된다. 그리고, 두 번째 서브필드(SF2)는 첫 번째 서브필드(SF1)와 엇갈리도록 제 1 스캔라인(Y1), 제 2 스캔라인(Y2)과 제 3 스캔라인(Y3), 제 4 스캔라인(Y4), 제 5 스캔라인(Y5)과 제 6 스캔라인(Y6), 제 7 스캔라인(Y7) 순으로 동시에 부극성(-)의 스캔전압(-Vye)까지 하강하는 스캔펄스(scan)가 공급된다. 이후의 서브필드부터는 순차적으로 스캔펄스(scan)가 스캔라인(Y)에 공급된다. 다시 말해서, 프레임의 첫 번째 서브필드의 어드레스 기간(APD)동안 제 n(n은 0을 포함한 3의 배수) 번재 및 n+1 번째 스캔전극(Y)에 스캔펄스(scan)가 동시에 공급되고, 제 n+2 번째 스캔전극(Y)에 스캔펄스(scan)가 공급된다. 그리고, 첫 번째 서브필드(SF1)와 엇갈리도록 두 번째 서브필드(SF2)의 어드레스 기간(APD)동안 제 n+1(n은 0을 포함한 3의 배수) 번째 및 제 n+2 번째 스캔전극(Y)에 스캔펄스(scan)가 동시에 공급되고, 제 n+3 번째 스캔전극(Y)에 스캔펄스(scan)가 공급된다. 따라서, 한 프레임의 전체적인 어드레스 기간(APD)을 단축시킬 수 있을 뿐만 아니라 프레임마다 스캔전극(Y)에 교번적으로 스캔펄스(scan)가 공급됨으로 데이터 공유로 인한 화질 저하를 줄일 수 있다.
한편, 본 발명은 제 3 실시 예에서 처럼 서브필드마다 번갈아 스캔라인(Y)을 공유할 수 있을 뿐만아니라 프레임마다 번갈아 스캔라인(Y)을 공유할 수 있다.
상술한 바와 같이, 본 발명에 따른 PDP의 구동 방법은 동시에 두개의 스캔라인을 어드레싱하여 두 스캔라인이 데이터를 공유함으로써 어드레스 기간을 줄일 수 있을 뿐만 아니라 서브필드 및 프레임마다 스캔라인을 번갈아 엇갈리게 함으로써 데이터 공유로 인한 해상도 저하와 화질저하를 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 전극 배치도.
도 3은 256 계조를 구현하기 위한 8비트 디폴트 코드의 프레임 구성을 나타내는 도면.
도 4는 도 3에 도시된 서브필드의 구동 파형을 나타내는 파형도.
도 5는 본 발명의 제 1 실시 예에 따른 플라즈마 디스플레이 패널의 구동 파형을 나타내는 파형도.
도 6은 도 5에 도시된 구동파형의 두개의 서브필드를 나타내는 파형도.
도 7은 도 6의 구동파형에 따른 서브필드마다 엇갈려서 어드레싱 하여 데이터가 엇갈려서 공유되는 것을 보여주는 도면.
도 8a 및 8b는 본 발명의 제 2 실시 예에 따른 플라즈마 디스플레이 패널의 구동 파형을 나타내는 파형도.
도 9는 본 발명의 제 3 실시 에에 따른 플라즈마 디스플레이 패널의 구동파형을 나타내는 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 18 : 하부기판
Y : 스캔전극 Z : 서스테인전극
X : 어드레스 전극 12Y, 12Z : 투명전극
13Y, 13Z : 금속버스전극 14 : 상부 유전체층
16 : 보호막 22 : 하부 유전체층
24 : 격벽 26 : 형광체층
32 : 스캔구동부 34 : 서스테인 구동부
36 : 어드레스 구동부

Claims (13)

  1. 다수의 서브필드들로 나뉘어 구동되는 한 프레임에 있어서,
    상기 프레임의 초반부에 위치되는 적어도 하나 이상의 서브필드의 제 1 어드레스 기간동안 스캔전극들에 제 1 구동파형이 공급되는 단계와;
    상기 적어도 하나 이상의 서브필드를 제외한 나머지 서브필드의 제 2 어드레스 기간동안 스캔전극들에 상기 제 1 구동파형과 상이한 제 2 구동파형이 공급되는 단계를 포함하고;
    상기 제 1 구동파형은 상기 제 1 어드레스 기간동안 적어도 두개 이상의 스캔전극에 동시에 공급되고 상기 초반부에 위치되는 서브필드들에서 엇갈리게 공급되는 스캔펄스들을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 제 1 구동파형은,
    제 1 내지 제 3 서브필드의 상기 제 1 어드레스 기간동안 공급되고;
    상기 제 2 어드레스 기간동안 스캔전극들에 순차적으로 공급되는 스캔펄스들을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1 항에 있어서,
    상기 제 1 구동파형은 제 1 및 제 2 서브필드의 상기 제 1 어드레스 기간동안 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 첫 번째 서브필드의 상기 제 1 어드레스 기간동안 제 n(n은 홀수) 번째 및 제 n+1 번째 스캔전극에 동시에 스캔펄스가 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  6. 제 5 항에 있어서,
    상기 두 번째 서브필드의 상기 제 1 어드레스 기간동안 제 n+1(n은 홀수) 번째 및 제 n+2 번째 스캔전극에 동시에 스캔펄스가 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  7. 제 1 항에 있어서,
    상기 첫 번째 서브필드의 상기 제 1 어드레스 기간동안 제 n+1(n은 0을 포함한 3의 배수) 번째 및 제 n+2 번째 스캔전극에 스캔펄스가 동시에 공급된 후에 제 n+3 번째 스캔전극에 스캔펄스가 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  8. 제 7 항에 있어서,
    상기 두 번째 서브필드의 상기 제 1 어드레스 기간동안 제 n+2(n은 0을 포함한 3의 배수) 번째 및 제 n+3 번째 스캔전극에 스캔펄스가 동시에 공급된후에 제 n+4 번째 스캔전극에 스캔펄스가 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 j(j는 자연수) 번째 프레임의 상기 첫 번째 서브필드의 상기 제 1 어드레스 기간동안 제 n(n은 홀수) 번째 및 제 n+1 번째 스캔전극에 스캔펄스가 동시에 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  11. 제 10 항에 있어서,
    상기 두 번째 서브필드의 상기 제 1 어드레스 기간동안 제 n+1(n은 홀수) 번째 및 제 n+2 번째 스캔전극에 스캔펄스가 동시에 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  12. 제 10 항에 있어서,
    상기 j+1(j는 자연수) 번째 프레임의 상기 첫 번째 서브필드의 제 1 어드레스 기간동안 제 n+1(n은 홀수) 번째 및 제 n+2 번째 스캔전극에 스캔펄스가 동시에 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  13. 제 12 항에 있어서,
    상기 두 번째 서브필드의 상기 제 1 어드레스 기간동안 제 n(n은 홀수) 번째 및 제 n+1 번째 스캔전극에 스캔펄스가 동시에 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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