KR20030087603A

KR20030087603A - 하이브리드 병렬/직렬 버스 인터페이스를 구비하는 기지국

Info

Publication number: KR20030087603A
Application number: KR10-2003-0074800A
Authority: KR
Inventors: 그레던조셉; 스튜프레트알프레드; 엑스니스티모시에이
Original assignee: 인터디지탈 테크날러지 코포레이션
Priority date: 2001-11-21
Filing date: 2003-10-24
Publication date: 2003-11-14
Also published as: US20030105895A1; TWI293415B; KR100623470B1; CN101106505A; KR20080007423A; ES2287339T3; EP1456957A4; TW200635310A; KR100983569B1; KR20040060984A; TWI261758B; TW200421099A; TW200304072A; CN101399791A; KR100904476B1; KR100902814B1; MY136300A; KR20050092055A; MY130439A; CN101150546A

Abstract

본 발명은 이득 제어 제어기를 구비하는 기지국을 제공한다. 상기 이득 제어 제어기는 이득 값을 나타내는 n개의 비트들을 구비하는 데이터 블록을 생성한다. 데이터 블록 디멀티플렉싱 디바이스는 상기 데이터 블록을 수신하도록 구성되는 입력을 구비하고, 상기 데이터 블록을 복수의 니블들로 디멀티플렉싱한다. 각 니블은 복수의 비트들을 구비한다. 각 니블에 대해, 병렬 직렬 변환기는 상기 니블을 직렬 데이터로 변환하고, 라인은 상기 니블 직렬 데이터를 이송하며, 직렬 병렬 변환기는 상기 니블을 회복하기 위해 상기 니블 직렬 데이터를 변환한다. 데이터 블록 재구성 디바이스는 상기 회복된 니블들을 상기 데이터 블록으로 결합시킨다. 이득 제어기는 상기 데이터 블록을 수신하고 상기 데이터 블록의 상기 이득 값을 이용하여 그 이득을 조절한다.

Description

하이브리드 병렬/직렬 버스 인터페이스를 구비하는 기지국{BASE STATION HAVING A HYBRID PARALLEL/SERIAL BUS INTERFACE}

본 발명은 버스 데이터 이송들에 관한 것이다. 특히, 본 발명은 버스 데이터를 이송하는 라인들을 감소시키는 것에 관한 것이다.

데이터를 이송하는데 사용되는 버스의 일례가 도 1에 도시된다. 도 1은 무선 통신 시스템에서 사용하는 수신 및 송신 이득 제어기들(GCs; gain controllers)(30, 32) 및 GC 제어기(38)의 예시이다. 기지국(base station) 또는 사용자 장치(user equipment)와 같은 통신국은 신호들을 송신(TX)하고 수신(RX)한다. 다른 수신/송신 구성요소들의 동작 범위내에 있는 이들 신호들의 이득을 제어하기 위하여, 상기 GC들(30, 32)은 상기 RX 및 TX 신호들에 대한 이득을 조절한다.

상기 GC들(30, 32)의 이득 파라미터들을 제어하기 위하여, GC 제어기(38)가 사용된다. 도 1에 도시된 바와 같이, 상기 GC 제어기(38)는 각각에 대해 8개의 라인들과 같은 상기 TX(36) 및 RX(34) 신호들에 대한 이득 값을 전송하기 위하여, 16개의 라인 버스(34, 36)와 같은 파워 제어 버스를 사용한다. 비록 상기 파워 제어 버스 라인들(34, 36)은 빠른 데이터 이송을 허용한다 하더라도, 상기 GC들(30, 32) 및 상기 GC 제어기(38)상의 많은 핀들 또는 특정용도 IC(ASIC)와 같은 집적회로(IC)상의 GC들(30, 32) 및 GC 제어기(38) 사이에 많은 접속들을 요구한다.핀들의 수를 증가시키는 것은 추가적인 회로 기판 공간 및 접속들을 요구한다. IC 접속들을 증가시키는 것은 귀중한 IC 공간을 사용한다. 핀들 또는 접속들의 많은 수는 그 구현에 의존하는 버스의 비용을 증가시킬 수 있다.

따라서, 다른 데이터 이송 접근들을 갖는 것이 바람직하다.

본 발명이 이루고자 하는 기술적 과제는, 상기와 같은 단점들을 해결하기 위하여, 버스 데이터를 이송하는 라인들을 감소시키는 하이브리드 병렬/직렬 버스 인터페이스를 구비하는 기지국을 제공하는 데 있다.

도 1은 RX 및 TX GC 및 GC 제어기의 예시하는 도면.

도 2는 하이브리드 병렬/직렬 버스 인터페이스의 블록도.

도 3은 하이브리드 병렬/직렬 버스 인터페이스를 사용하여 데이터 블록들을 이송하는 흐름도.

도 4는 블록을 최상위 및 최하위 니블로 디멀티플렉싱하는 것을 도시하는 도면.

도 5는 데이터 인터리빙을 사용하여 블록을 디멀티플렉싱하는 것을 도시하는 도면.

도 6은 쌍방향 하이브리드 병렬/직렬 버스 인터페이스의 블록도.

도 7은 하나의 쌍방향 라인의 구현을 나타내는 도면.

도 8은 시작 비트들을 나타내는 타이밍도.

도 9는 기능 제어가능 하이브리드 병렬/직렬 버스 인터페이스의 블록도.

도 10은 기능 제어가능 하이브리드 병렬/직렬 버스 인터페이스에서의 시작 비트들의 타이밍도.

도 11은 기능들을 나타내는 시작 비트들의 구현을 나타내는 표.

도 12는 도착지 제어 하이브리드 병렬/직렬 버스 인터페이스의 블록도.

도 13은 도착지들을 나타내는 시작 비트들의 구현을 나타내는 표.

도 14는 도착지들/기능들을 나타내는 시작 비트들의 구현을 나타내는 표.

도 15는 도착지들/기능들 제어 하이브리드 병렬/직렬 버스 인터페이스의 블록도.

도 16은 도착지들/기능들을 나타내는 시작 비트들에 대한 흐름도.

도 17은 포지티브 및 네거티브 클록 에지 하이브리드 병렬/직렬 버스 인터페이스를 나타내는 블록도.

도 18은 포지티브 및 네거티브 클록 에지 하이브리드 병렬/직렬 버스 인터페이스를 나타내는 타이밍도.

도 19는 2-라인 GC/GC 제어기 버스의 블록도.

도 20은 3-라인 GC/GC 제어기 버스의 블록도.

<도면의 주요 부분에 대한 부호의 설명>

30 : 수신 이득 제어기

32 : 송신 이득 제어기

38 : 이득 제어 제어기

40 : 데이터 블록 디멀티플렉싱 디바이스

42 : 병렬 직렬 변환기

44 : 라인

46 : 직렬 병렬 변환기

48 : 데이터 블록 재구성 디바이스

124 : 이득 제어기

본 발명은 상기한 기술적 과제를 달성하기 위하여, 이득 제어 제어기를 구비하는 기지국을 제공한다. 상기 이득 제어 제어기는 이득 값을 나타내는 n개의 비트들을 구비하는 데이터 블록을 생성한다. 데이터 블록 디멀티플렉싱 디바이스는 상기 데이터 블록을 수신하도록 구성되는 입력을 구비하고, 상기 데이터 블록을 복수의 니블들로 디멀티플렉싱한다. 각 니블은 복수의 비트들을 구비한다. 각 니블에 대해, 병렬 직렬 변환기는 상기 니블을 직렬 데이터로 변환하고, 라인은 상기 니블 직렬 데이터를 이송하며, 직렬 병렬 변환기는 상기 니블을 회복하기 위해 상기 니블 직렬 데이터를 변환한다. 데이터 블록 재구성 디바이스는 상기 회복된 니블들을 상기 데이터 블록으로 결합시킨다. 이득 제어기는 상기 데이터 블록을 수신하고 상기 데이터 블록의 상기 이득 값을 이용하여 그 이득을 조절한다.

바람직하기로는, 데이터 블록내의 비트들의 수는 N개이고 상기 라인들의 수는 i개이며 1 < i < N이다. 또한 바람직하기로는, 니블내의 비트들의 수는 4개이고 라인들의 수는 2개이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해서 보다 상세히 설명하기로 한다.

도 2는 하이브리드 병렬/직렬 버스 인터페이스의 블록도이고, 도 3은 하이브리드 병렬/직렬 버스 인터페이스 데이터 이송을 나타내는 흐름도이다. 데이터 블록은 노드 1(50)로부터 노드 2(52)로의 인터페이스를 통해 이송된다(54). 데이터 블록 디멀티플렉싱 디바이스(40)는 상기 블록을 수신하고 i개의 데이터 이송 라인들(44)상에서 이송하기 위해 상기 블록을 i개의 니블들로 디멀티플렉싱한다(56). 값 i는 접속들의 수와 이송 속도 사이의 트레이드오프(tradeoff)에 근거한다. i를 결정하는 하나의 접근은 우선 상기 데이터 블록을 이송하는데 허용되는 최대 대기시간(latency)을 결정하는 것이다. 상기 허용되는 최대 대기시간에 근거하여, 상기 블록을 이송하는데 요구되는 라인들의 최소 수가 결정된다. 라인들의 상기 최소 수를 이용하여, 상기 데이터를 이송하는데 사용되는 라인들이 적어도 최소가 되도록 선택된다. 상기 라인들(44)은 핀들 및 그들의 연관된 회로 기판상의 접속들 또는 IC상의 접속들일 수 있다. 니블들로 디멀티플렉싱하는 하나의 접근은 상기 블록을 최상위 내지 최하위 니블로 분할하는 것이다. 도 4에 도시된 바와 같이 2개의 라인들상에서 8 비트 블록 이송을 예시하기 위하여, 상기 블록은 4 비트 최상위 니블 및 4 비트 최하위 니블로 디멀티플렉싱된다.

다른 하나의 접근은 상기 블록을 i개의 니블들을 통해 인터리빙한다. 상기 블록의 제1 i 비트들은 각 니블내의 제1 비트가 된다. 제2 i 비트들은 각 니블내의 제2 비트가 되고 최종 i 비트들까지 계속된다. 도 5에 도시된 바와 같이 2개의 접속들상에서 8 비트 블록을 예시하기 위하여, 제1 비트는 니블 1의 제1 비트에 매핑된다. 제2 비트는 니블 2의 제1 비트에 매핑된다. 제3 비트는 니블 1의 제2 비트에 매핑되고, 최종 비트가 니블 2의 최종 비트에 매핑될 때까지 계속된다.

각 니블은 i개의 병렬 직렬(P/S; parallel to serial) 변환기들(42) 중의 해당 변환기에 전송되고(58), 병렬 비트들로부터 직렬 비트들로 변환되며, 그 라인을 통해 순차적으로 이송된다(60). 각 라인의 반대쪽에는 직렬 병렬(S/P; serial to parallel) 변환기(46)가 있다. 각 S/P 변환기(46)는 송신된 직렬 데이터를 원래의 니블로 변환한다(62). i개의 회복된 니블들은 원래의 데이터 블록을 재구성하기 위하여 데이터 블록 재구성 디바이스(48)에 의해 처리된다(64).

다른 하나의 쌍방향 접근에 있어서, 도 6에 도시된 바와 같이 i개의 접속들이 양방향으로 데이터를 이송하는데 사용된다. 정보 데이터가 양방향으로 이송될 수 있거나 정보는 한 방향으로 전송되고 승인이 다른 방향으로 돌려보내질 수 있다. 노드 1(50)로부터 노드 2(52)로의 전송을 위한 데이터 블록은 데이터 블록 디멀티플렉싱 및 재구성 디바이스(66)에 의해 수신된다. 상기 디멀티플렉싱 및 재구성 디바이스(66)는 상기 블록을 i개의 니블들로 디멀티플렉싱한다. i개의 P/S 변환기들(68)은 각 니블을 직렬 데이터로 변환한다. 한 세트의 멀티플렉서들(MUXs; multiplexers)/DEMUXs(71)는 각 P/S 변환기(68)를 i개의 라인들(44) 중의 대응하는라인에 연결한다. 노드 2(52)에서, 다른 한 세트의 MUXs/DEMUXs(75)는 라인들(44)을 한 세트의 S/P 변환기들(72)에 연결한다. 상기 S/P 변환기들(72)은 각 니블의 수신된 직렬 데이터를 원래 송신된 니블들로 변환한다. 수신된 니블들은 데이터 블록 디멀티플렉싱 및 재구성 디바이스(76)에 의해 원래 데이터 블록으로 재구성되고 수신된 데이터 블록으로서 출력된다.

노드 2(52)로부터 노드 1(50)로 이송되는 블록들에서, 데이터 블록은 상기 데이터 블록 디멀티플렉싱 및 재구성 디바이스(76)에 의해 수신된다. 상기 블록은 니블들로 디멀티플렉싱되고 상기 니블들은 한 세트의 P/S 변환기들(74)로 전송된다. 상기 P/S 변환기들(74)은 각 니블을 상기 i개의 라인들(44)을 통해 이송하기 위해 직렬 포맷으로 변환한다. 노드 2의 MUXs/DEMUXs 세트(75)는 상기 P/S 변환기들(74)을 상기 i개의 라인들(44)에 연결하고 노드 1의 MUXs/DEMUXs 세트(71)는 상기 라인들(44)을 i개의 S/P 변환기들(70)에 연결한다. 상기 S/P 변환기들(70)은 송신된 데이터를 원래의 니블들로 변환한다. 상기 데이터 블록 디멀티플렉싱 및 재구성 디바이스(66)는 수신된 데이터 블록을 출력하기 위하여 수신된 니블들로부터 데이터 블록을 재구성한다. 데이터는 한번에 한 방향으로만 전송되기 때문에, 이 구현은 반 이중 모드(half duplex mode)로 동작한다.

도 7은 쌍방향 스위칭 회로들의 일 구현의 간략화된 도면이다. 노드 1의 P/S 변환기(68)로부터의 직렬 출력은 3상태가능(tri-statable) 버퍼(78)에 입력된다. 상기 버퍼(78)는 하이 상태를 나타내는 전압에 연결되는 다른 하나의 입력을 구비한다. 상기 버퍼(78)의 출력은 라인(85)을 경유하여 노드 2의 3상태가능 버퍼(84)에 전송되는 직렬 데이터이다. 저항이 상기 라인(85) 및 접지사이에 연결된다. 상기 노드 2의 버퍼(84)는 직렬 데이터를 노드 2의 S/P 변환기(72)에 전달한다. 유사하게, 노드 2의 P/S 변환기(74)로부터의 직렬 출력은 3상태가능 버퍼(82)에 입력된다. 상기 버퍼(82)는 또한 하이 전압에 연결되는 다른 하나의 입력을 구비한다. 상기 버퍼(82)의 직렬 출력은 상기 라인(85)을 경유하여 노드 1의 3상태가능 버퍼(80)에 전송된다. 상기 노드 1의 버퍼(80)는 상기 직렬 데이터를 노드 1의 S/P 변환기(70)에 전달한다.

다른 하나의 구현에 있어서, 상기 i개의 라인들(44) 중 몇몇은 데이터를 한 방향으로 이송할 수 있고 상기 i개의 라인들(44) 중 다른 것은 데이터를 다른 한 방향으로 이송할 수 있다. 노드 1(50)에서, 데이터 블록은 노드 2(52)로의 송신을 위해 수신된다. 블록에 요구되는 데이터 처리율 및 반대 방향으로의 소통(traffic) 요구에 근거하여, 1부터 i까지의 값인, 접속들의 j가 상기 블록을 이송하는데 사용된다. 상기 블록은 j개의 니블들로 분해되고 i개의 P/S 변환기들(68) 중 j개를 사용하여 j개의 세트들의 직렬 데이터로 변환된다. 대응하는 j개의 노드 2의 S/P 변환기들(72) 및 노드 2의 데이터 블록 분리 및 재구성 디바이스(76)는 데이터 블록을 회복시킨다. 반대 방향으로, i-j까지 또는 k개의 라인들이 블록 데이터를 이송하는데 사용된다.

이득 제어 버스에서 사용하는 쌍방향 버스의 바람직한 구현에 있어서, 이득 제어 값은 한 방향으로 전송되고 승인 신호가 돌려 보내진다. 대안으로, 이득 제어 값이 한 방향으로 전송되고 이득 제어 디바이스의 상태가 나머지 다른 방향으로 전송된다.

하이브리드 병렬/직렬 인터페이스의 일 구현이 동기 시스템내에 있고 도 8과 관련하여 설명된다. 동기 클록이 다양한 구성요소들의 타이밍을 동기화하는데 사용된다. 데이터 블록 이송의 시작을 나타내기 위하여, 시작 비트가 전송된다. 도 8에 도시된 바와 같이, 각 라인은 정상적인 제로 레벨에 있다. 블록 이송의 시작을 나타내는 시작 비트가 전송된다. 이 예에 있어서, 비록 하나의 라인상에서만 시작 비트가 전송될 필요가 있다 하더라도 모든 라인들이 시작 비트를 전송한다. 1 값과 같은 시작 비트가 어떤 라인상에서 전송되는 경우, 수신하는 노드는 블록 데이터 이송이 시작되었다는 것을 인식한다. 각각의 직렬 니블이 그것의 해당 라인을 통해 전송된다. 니블들의 이송 이후에, 상기 라인들은 모두 로우(low)와 같은 정상적인 상태로 되돌아간다.

다른 구현에 있어서, 시작 비트들은 또한 수행되는 기능들의 표시자로서 사용된다. 그러한 구현의 예시는 도 9에 도시된다. 도 10에 도시된 바와 같이, 접속들의 제1 비트들 중 어떤 것이 1인 경우, 수신하는 노드는 블록 데이터가 이송되고 있다고 인식한다. GC 제어기 구현을 위해 도 11의 표에 도시된 바와 같이, 시작 비트들의 3개의 조합들이 사용되는데, 이것은 "01", "10" 및 "11"이다. "00"은 시작 비트가 전송되지 않았다는 것을 나타낸다. 각 조합은 기능을 나타낸다. 이 예에서, "01"은 데이터 블록 값을 1만큼 감소시키는 것과 같은 상대적인 감소 기능이 수행되어야하는 것을 나타낸다. "10"은 데이터 블록 값을 1만큼 증가시키는 것과 같은 상대적인 증가 기능이 수행되어야하는 것을 나타낸다. "11"은 블록이 동일한 값을유지하는 절대적인 값 기능을 나타낸다. 이용 가능한 기능들의 수를 증가시키기 위하여, 추가적인 비트들이 사용된다. 예를 들어, 라인당 2개의 시작 비트들은 7개까지의 기능들에 매핑되고 i개의 라인들에 대해 n개의 시작 비트들은 iⁿ⁺¹- 1까지의 기능들에 매핑된다. 처리 장치(86)는 시작 비트들에 의해 표시되는 것으로서 수신된 데이터 블록에 대한 기능을 수행한다.

도 12에 도시된 바와 같은 다른 구현에 있어서, 시작 비트들은 도착지(destination) 디바이스를 나타낸다. 2개의 도착지 디바이스/2개의 라인 구현을 위해 도 13에 도시된 바와 같이, 시작 비트들의 조합은 이송되는 데이터 블록을 위한 도착지 디바이스(88-92)에 관련이 있다. "01"은 디바이스 1을 나타낸다; "10"은 디바이스 2를 나타낸다; "11"은 디바이스 3을 나타낸다. 데이터 블록 재구성 디바이스(48)의 시작 비트들의 수신 후에, 재구성된 블록은 해당 디바이스(88-92)에 전송된다. 잠재적인 도착지 디바이스들의 수를 증가시키기 위하여, 추가적인 시작 비트들이 사용될 수 있다. i개의 라인들 각각에서 n개의 시작 비트들에 대해, iⁿ⁺¹- 1개까지의 디바이스들이 선택된다.

도 14의 표에 도시된 바와 같이, 시작 비트들은 기능 및 도착지 디바이스 양자를 나타내는데 사용될 수 있다. 도 14는 수신 이득 제어기(RX GC) 및 송신 이득 제어기(TX GC)와 같은 2개의 디바이스들을 구비하는 3개의 접속 시스템을 나타낸다. 각 라인에 대한 시작 비트를 사용하여, 2개의 디바이스들에 대한 3개의 기능들이 표시된다. 이 예에 있어서, 라인 1에 대한 시작 비트는 타깃 디바이스를 나타낸다. "0"은 디바이스 1을 나타내고 "1"은 디바이스 2를 나타낸다. 접속들(2 및 3)에 대한 비트들은 수행되는 기능을 나타낸다. "11"은 절대적인 값 기능을 나타낸다; "10"은 상대적인 증가 기능을 나타낸다; "01"은 상대적인 감소 기능을 나타낸다. 모든 3개의 시작 비트들이 제로인 "000"은 정상적인 비-데이터(non-data) 이송 상태를 나타내고 "001"은 사용되지 않는다. 추가적인 비트들이 더 많은 기능들 또는 디바이스들을 추가하기 위해 사용될 수 있다. i개의 라인들 각각에서의 n개의 시작 비트들에 대해, iⁿ⁺¹- 1개까지의 기능/디바이스 조합들이 가능하다.

도 15는 기능 및 도착지 디바이스 양자를 나타내는 시작 비트들을 구현하는 시스템의 블록도이다. 회복되는 니블들은 상기 데이터 블록 재구성 디바이스(48)에 의해 수신된다. 수신된 시작 비트들에 근거하여, 처리 장치(86)는 표시된 기능을 수행하고 처리된 블록은 표시된 도착지 디바이스(88-92)에 전송된다.

도 16의 흐름도에 도시된 바와 같이, 기능/도착지를 나타내는 시작 비트들이 각 니블에 추가된다(94). 상기 니블들은 상기 i개의 라인들을 경유하여 전송된다(96). 시작 비트들을 사용하여, 데이터 블록에 대한 적합한 기능이 수행되거나 데이터 블록이 적합한 도착지에 전송되거나 상기 양자가 수행된다(98).

동기화 시스템에서 처리량을 증가시키기 위하여, 클록의 포지티브(짝수의) 및 네거티브(홀수의) 에지(edge) 양자가 블록 데이터를 전송하는데 사용된다. 일 구현이 도 17에 도시된다. 데이터 블록은 데이터 블록 디멀티플렉싱 디바이스(100)에 의해 수신되고 i개의 니블들의 2개의(짝수의 및 홀수의) 세트들로 디멀티플렉싱된다. i개의 니블들 각 세트는 i개의 P/S 디바이스들(102, 104)의 각각의 세트에 전송된다. 도 17에 도시된 바와 같이, i개의 P/S 디바이스들을 구비하는 홀수의 P/S 디바이스 세트(102)는 인버터(118)에 의해 반전되는 클록 신호를 갖는다. 결과적으로, 반전된 클록 신호는 시스템 클록에 관하여 반 클록 사이클 지연된다. i개의 MUX들(106)의 세트는 상기 짝수의 P/S 디바이스 세트(104) 및 상기 홀수의 P/S 디바이스 세트(102) 사이를 2배의 클록 비율로 선택한다. 각 접속상에서 결과적인 데이터는 2배의 클록 비율로 이송된다. 각 접속의 반대쪽에는 대응하는 DEMUX(108)가 있다. 상기 DEMUX들(108)은 2배의 클록 비율로 순차적으로 각 라인(44)을 짝수의 버퍼(112) 및 홀수의 버퍼(110)에 연결한다. 각 버퍼(112, 110)는 대응하는 짝수 및 홀수 비트를 수신하고 전체 클록 사이클동안 상기 값을 유지한다. S/P 디바이스들의 짝수(116) 및 홀수(114) 세트는 짝수 및 홀수 니블들을 회복한다. 데이터 블록 재구성 디바이스(122)는 이송된 니블들로부터 데이터 블록을 재구성한다.

도 18은 포지티브 및 네거티브 클록 에지를 사용하여 시스템의 한 라인상에서의 데이터 이송을 도시한다. 라인 1상에서 이송되는 짝수 데이터 및 홀수 데이터가 표시된다. 해칭(hatching)은 결합된 신호에서 네거티브 클록 에지 데이터를 나타내고 해칭이 아닌 것은 짝수의 클록 에지 데이터를 나타낸다. 도시된 바와 같이, 데이터 이송율은 2배로 증가한다.

도 19는 GC 제어기(38) 및 GC(124)간에 사용되는 하이브리드 병렬/직렬 인터페이스의 바람직한 구현이다. GC 제어 데이터의 16 비트(8 비트 RX 및 8 비트 TX)를 구비하는 것과 같은, 데이터 블록은 상기 GC 제어기(38)로부터 데이터 블록 디멀티플렉싱 디바이스(40)로 전송된다. 상기 데이터 블록은, 2개의 8 비트 니블들과 같은, 2개의 니블들로 디멀티플렉싱된다. 시작 비트가 각 니블에 추가되면, 니블당 9개의 비트들을 구성하는 것과 같이 된다. 2개의 니블들은 2개의 P/S 변환기들(42)을 사용하여 2개의 라인들상에서 이송된다. S/P 변환기들(46)은 시작 비트들을 검출한 후 수신된 니블들을 병렬 포맷으로 변환한다. 상기 데이터 블록 재구성 디바이스는 GC(124)의 이득을 제어하기 위하여 원래의 16 비트들을 재구성한다. 도 11에서와 같이, 기능이 시작 비트들에 의해 표시되는 경우, AGC(124)는 이득을 조절하기 전에 수신된 블록에 대한 상기 기능을 수행한다.

도 20은 GC 제어기(38) 및 수신 이득 제어기(RX GC)(30) 및 송신 이득 제어기(TX GC)(32) 사이에 3개의 라인들을 사용하는 하이브리드 병렬/직렬 변환기의 다른 바람직한 구현이다. 상기 GC 제어기(38)는 도 14에서와 같이 적합한 RX 및 TX 이득 값들 및 시작 비트들을 가지고 데이터 블록을 상기 GC(30, 32)에 전송한다. 도 14에서의 시작 비트들이 사용되는 경우, 디바이스 1은 RX GC(30)이고 디바이스 2는 TX GC(32)이다. 데이터 블록 디멀티플렉싱 디바이스(40)는 3개의 라인들상에서 이송하기 위하여 데이터 블록을 3개의 니블들로 디멀티플렉싱한다. 3개의 P/S 변환기들(42) 및 3개의 S/P 변환기들(46)을 사용하여, 상기 니블들은 상기 라인들 상에서 순차적으로 이송되고 원래의 니블들로 변환된다. 상기 데이터 블록 재구성 디바이스(48)는 원래의 데이터 블록을 재구성하고 상대적인 증가, 상대적인 감소 및 절대적인 값과 같은 시작 비트들에 의해 표시되는 기능을 수행한다. 결과적인 데이터는 시작 비트들에 의해 표시되는 바와 같이 RX GC(30) 또는 TX GC(32)에 전송된다.

상술한 바와 같이, 본 발명에 따른 하이브리드 병렬/직렬 버스 인터페이스를 구비하는 기지국을 구현함으로써 버스 데이터를 이송하는 라인들을 감소시킬 수 있다.

Claims

이득 값을 나타내는 n개의 비트들을 구비하는 데이터 블록을 생성하는 이득 제어 제어기;

상기 데이터 블록을 수신하도록 구성되는 입력을 구비하고, 상기 데이터 블록을 각 니블이 복수의 비트들을 구비하는 복수의 니블들로 디멀티플렉싱하는 데이터 블록 디멀티플렉싱 디바이스;

각 니블에 대해:

상기 니블을 직렬 데이터로 변환하는 병렬 직렬 변환기;

상기 니블 직렬 데이터를 이송하는 라인; 및

상기 니블을 회복하기 위해 상기 니블 직렬 데이터를 변환하는 직렬 병렬 변환기;

상기 회복된 니블들을 상기 데이터 블록으로 결합시키는 데이터 블록 재구성 디바이스; 및

상기 데이터 블록을 수신하고 상기 데이터 블록의 상기 이득 값을 이용하여 그 이득을 조절하는 이득 제어기를 포함하는 것을 특징으로 하는 기지국.
제1항에 있어서, 데이터 블록내의 비트들의 수는 N개이고 상기 라인들의 수는 i개이며 1 < i < N인 것을 특징으로 하는 기지국.
제1항에 있어서, 니블내의 비트들의 수는 4개이고 라인들의 수는 2개인 것을 특징으로 하는 기지국.
제1항에 있어서, 각 니블에 시작 비트가 첨부되는 것을 특징으로 하는 기지국.
이득 값을 나타내는 n개의 비트들을 구비하는 데이터 블록을 생성하는 이득 제어 제어기;

상기 데이터 블록을 수신하도록 구성되는 입력을 구비하고, 상기 데이터 블록을 각 니블이 복수의 비트들을 구비하는 복수의 니블들로 디멀티플렉싱하는 데이터 블록 디멀티플렉싱 디바이스;

각 니블에 대해:

상기 니블을 직렬 데이터로 변환하는 병렬 직렬 변환기;

상기 니블 직렬 데이터를 이송하는 라인; 및

상기 니블을 회복하기 위해 상기 니블 직렬 데이터를 변환하는 직렬 병렬 변환기;

상기 회복된 니블들을 상기 데이터 블록으로 결합시키고, 상기 데이터 블록을 수신(RX) 이득 제어기 또는 송신(TX) 이득 제어기로 선택적으로 인도하는 데이터 블록 재구성 디바이스; 및

상기 데이터 블록을 수신하고 상기 수신된 데이터 블록의 상기 이득 값을 이용하여 그 이득을 조절하도록 구성되는 상기 수신 이득 제어기 및 상기 송신 이득 제어기를 포함하는 것을 특징으로 하는 기지국.
제5항에 있어서, 데이터 블록내의 비트들의 수는 N개이고 상기 라인들의 수는 i개이며 1 < i < N인 것을 특징으로 하는 기지국.
제5항에 있어서, 니블내의 비트들의 수는 4개이고 라인들의 수는 2개인 것을 특징으로 하는 기지국.
제5항에 있어서, 각 니블에 시작 비트가 첨부되고, 상기 데이터 블록 재구성 디바이스는 상기 시작 비트들의 값에 근거하여 상기 데이터 블록을 선택적으로 인도하는 것을 특징으로 하는 기지국.