KR20030087351A - 반도체 장치의 박막 적층 방법 - Google Patents

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Abstract

산화 실리콘층 및 질화 실리콘층을 인시튜로 적층하기 위한 방법이 개시되어 있다. 기판 상에 산화 실리콘층을 적층한다. 그리고, 상기 산화 실리콘층 적층한 동일 공간 내에서 인시튜로 수행되는 원자층 적층에 의하여 상기 산화 실리콘층 상에 질화 실리콘층을 적층한다. 따라서, 상기 적층이 이루어지는 기판이 외부에 노출되는 것을 방지함으로서 상기 기판이 오염되는 상황을 최소화할 수 있다. 또한, 상기 적층을 인시튜로 수행함으로서 높은 생산성을 기대할 수 있다. 그리고, 원자층 적층을 통하여 상기 질화 실리콘층을 적층함으로서 적절한 두께 제어가 가능하다.

Description

반도체 장치의 박막 적층 방법{method for depositing a thin film in a semiconductor device}
본 발명은 반도체 장치의 박막 적층 방법에 관한 것으로서, 산화 실리콘층 및 질화 실리콘층을 인시튜(insitu)로 적층하기 위한 방법에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
상기 집적도 향상을 위한 반도체 장치의 제조 기술 중에서 박막을 형성을 위한 제조 기술에 대한 요구도 엄격해지고 있다. 이는, 상기 박막이 낮은 열적 버지트(budget), 우수한 스텝 커버리지, 박막 두께의 정확한 제어, 간단한 공정 변수 및 낮은 오염도 등을 요구하기 때문이다.
예를 들면, 상기 박막을 형성하기 위한 제조 기술로는 산화 실리콘층을 적층하는 기술이 있다. 그리고, 상기 산화 실리콘층이 반도체 장치에 적용되는 예는 게이트 산화층, 층간 절연층, 커패시터의 유전층 등을 들 수 있다. 그리고, 상기 제조 기술에 대한 예들은 미합중국 특허 5,712,041호(issued to Breant et al) 및 미합중국 특허 5,714,788호(issued to Ngaoaram)에 개시되어 있다.
그러나, 상기 게이트 산화층으로 사용하기 위한 산화 실리콘층의 경우, 이후에 상기 산화 실리콘층 상에 적층되는 보론(boron)을 불순물로 포함하는 층간 절연층과 열적 버지트에 의한 상기 보론의 이동이 빈번하게 발생한다. 그리고, 상기 보론의 이동은 리프레시(refresh) 등과 같은 반도체 장치의 기능을 저하시키는 치명적인 결함으로 작용한다.
따라서, 상기 산화 실리콘층을 적층한 다음 상기 산화 실리콘층 상에 질화 실리콘층을 적층하여 상기 보론의 이동을 저지하는 방법이 개발되고 있다.
여기서, 상기 산화 실리콘층 및 질화 실리콘층의 적층은 별도로 진행된다.구체적으로, 제1챔버를 사용하여 상기 산화 실리콘층을 적층하고, 상기 산화 실리콘층이 적층된 기판을 상기 제1챔버로부터 제2챔버로 이송한 다음 상기 제2챔버를 사용하여 상기 질화 실리콘층을 적층한다. 따라서, 상기 이송을 위하여 상기 기판이 상기 제1챔버 외부로 노출되는 상황이 발생한다. 상기 외부 노출은 오염의 원인으로 작용하기 때문에 낮은 오염도를 요구하는 최근의 박막 제조에 적합하지 않다. 그리고, 상기 적층이 별도로 진행되기 때문에 생산성에도 영향을 끼친다. 또한, 상기 질화 실리콘층이 더 적층되는 구조를 갖기 때문에 고집적화를 저해하는 원인으로 작용한다. 이는, 상기 질화 실리콘층이 적층되는 두께를 적절하게 제어하지 못하기 때문이다.
본 발명의 목적은, 산화 실리콘층 및 질화 실리콘층을 형성할 때 낮은 오염도, 높은 생산성을 갖고, 두께 제어를 적절하게 할 수 있는 방법을 제공하는 데 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 질화 실리콘층을 적층하는 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 박막을 적층하기 위한 장치를 개략적으로 나타내는 구성도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 박막을 적층하기 위한 방법을 나타내는 공정도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 박막을 적층하는 방법을 나타내는 단면도들이다.
상기 목적을 달성하기 위한 본 발명은,
기판 상에 산화 실리콘층을 적층하는 단계; 및
상기 산화 실리콘층을 적층한 동일 공간 내에서 인시튜로 수행되는 원자층 적층에 의하여 상기 산화 실리콘층 상에 질화 실리콘층을 적층하는 단계를 포함한다.
이와 같이, 상기 산화 실리콘층을 적층한 다음, 인시튜로 수행되는 원자층적층에 의하여 상기 산화 실리콘층 상에 상기 질화 실리콘층을 적층한다. 따라서, 상기 적층이 이루어지는 기판이 외부에 노출되는 것을 방지함으로서 상기 기판이 오염되는 상황을 최소화할 수 있다. 또한, 상기 적층을 인시튜로 수행함으로서 높은 생산성을 기대할 수 있다. 그리고, 원자층 적층을 통하여 상기 질화 실리콘층을 적층함으로서 적절한 두께 제어가 가능하다. 따라서, 상기 방법은 최근 반도체 장치의 제조에 적극적으로 응용할 수 있다.
이하, 본 발명을 상세하게 설명하기로 한다.
기판 상에 산화 실리콘층을 적층한다. 구체적으로, 상기 산화 실리콘층의 적층은 하기 화학식 1과 같이 실란 가스와 산소 가스의 산화 반응에 의해 달성된다. 이외에도, 상기 산화 실리콘층의 적층은 열반응을 이용하는 열산화에 의해 달성될 수도 있다.
SiH4+ O2→ SiO2+ 2H2
그리고, 상기 산화 실리콘층을 적층할 때 공정 온도가 450℃ 미만이면 상기 산화 반응이 용이하게 이루어지지 않는다. 또한, 상기 공정 온도가 900℃를 초과하면 상기 산화 반응을 적절하게 제어할 수 없다. 따라서, 상기 산화 실리콘층의 적층은 450 내지 900℃의 온도 분위기 하에서 이루어지는 것이 바람직하다. 그리고, 상기 온도에서 적층이 이루어질 때, 공정 압력은 0.1 내지 10.0 Torr인 것이 바람직하다.
그리고, 원자층 적층에 의하여 상기 산화 실리콘층 상에 질화 실리콘층을 적층한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 질화 실리콘층을 적층하는 방법을 나타낸다.
도 1a를 참조하면, 제1반응 물질(40)의 일부를 상기 산화 실리콘층(42) 상에 화학적으로 흡착시킨다. 상기 제1반응 물질(40)의 예로서는 디크로로실란(DCS : SiCl2H2) 가스를 들 수 있다.
도 1b를 참조하면, 불활성 가스를 사용하여 화학적으로 흡착하지 않은 제1반응 물질(120a)을 제거시킨다. 상기 불활성 가스의 예로서는 질소 가스를 들 수 있다. 이에 따라, 상기 산화 실리콘층(42) 상에는 화학적으로 흡착한 제1반응 물질(40)만 존재하게 된다.
도 1c를 참조하면, 제2반응 물질(44)의 일부를 상기 산화 실리콘층(42) 상에 화학적으로 흡착시킨다. 상기 제2반응 물질(44)의 예로서는 암모니아 가스(NH3)를 들 수 있다. 상기 제2반응 물질(44)은 활성화시켜 사용하는 것이 바람직하다.
도 1d를 참조하면, 상기 불활성 가스를 사용하여 화학적으로 흡착하지 않은 제2반응 물질(44)을 제거시킨다. 이에 따라, 상기 산화 실리콘층(42) 상에 원자층 단위의 질화 실리콘층(46)이 적층된다.
그리고, 전술한 질화 실리콘층의 원자층 적층을 적어도 한번 반복함으로서상기 산화 실리콘층 상에 원하는 두께를 갖는 질화 실리콘층을 적층하는 것이 바람직하다.
이와 같이, 상기 원자층 적층을 통하여 상기 질화 실리콘층을 적층함으로서 상기 질화 실리콘층의 적층 두께를 용이하게 제어할 수 있다.
그리고, 상기 질화 실리콘층을 적층할 때 공정 온도가 600℃를 초과하면 상기 디크로로실란 가스가 완전히 분해되기 때문에 상기 질화 실리콘층의 적층이 용이하게 이루어지지 않는다. 따라서, 상기 공정 온도는 600℃ 이하인 것이 바람직하다. 그리고, 상기 온도에서 적층이 이루어질 때, 공정 압력은 0.1 내지 10.0 Torr인 것이 바람직하다.
상기 산화 실리콘층 및 상기 질화 실리콘층은 인시튜로 이루어지는 것이 바람직하다. 따라서, 상기 산화 실리콘층 및 상기 질화 실리콘층은 동일 공간에서 이루어진다. 그리고, 상기 동일 공간은 다수매의 기판을 동시에 로딩하여 작업을 수행할 수 있는 종형로(vertical furnace)에 의해 제공되는 것이 바람직하다.
상기 종형로를 구체적으로 살펴보면 다음과 같다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 박막을 적층하기 위한 장치를 개략적으로 나타낸다.
도 2를 참조하면, 상기 장치는 다수매을 기판(12)을 동시에 로딩하여 상기 적층 작업을 수행하기 위한 공간을 제공하는 종형로(1)를 포함한다.
종형로(1)에는 실란 가스를 제공하기 위한 라인(13), 산소 가스를 제공하기 위한 라인(15), 상기 제1반응 가스로서 디크로로실란 가스를 제공하기 위한라인(17), 상기 제2반응 가스로서 암모니아 가스를 제공하기 위한 라인(19) 및 상기 불활성 가스로서 질소 가스를 제공하기 위한 라인(21)이 연결되어 있다. 또한, 각각의 라인들(13, 15, 17, 19, 21)에는 상기 실란 가스, 산소 가스, 디크로로실란 가스, 암모니아 가스 및 질소 가스의 제공을 개폐하기 위한 밸브들(14, 16, 18, 20, 2)이 설치되어 있다. 따라서, 상기 라인들(13, 15, 17, 19, 21) 및 밸브들(14, 16, 18, 20, 22)을 통하여 종형로(1)에 상기 실란 가스, 산소 가스, 디크로로실란 가스, 암모니아 가스 및 질소 가스를 적절하게 제공한다.
상기 실란 가스, 산소 가스, 디크로로실란 가스, 암모니아 가스 및 질소 가스를 외부로 배기시키고, 상기 적층을 수행할 때 종형로(1) 내부를 적절한 압력으로 형성하기 위한 펌핑이 이루어지는 진공 펌프(26) 및 진공 라인(27)이 종형로(1)에 연결되어 있다.
그리고, 상기 다수매의 기판(12)은 보트(24)에 적재되어 종형로(1)에 로딩된다.
따라서, 상기 산화 실리콘층 및 상기 질화 실리콘층은 종형로(1)에 의해 제공되는 동일 공간 내에서 인시튜로 적층할 수 있다.
이하, 본 발명의 바람직한 실시예들을 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 박막을 적층하기 위한 방법을 나타내고, 도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 박막을 적층하는 방법을 나타낸다.
도 3을 참조하면, 기판을 종형로로 로딩시킨다.(S31 단계) 상기 기판은 보트에 적재되기 때문에 다수매가 동시에 로딩된다. 따라서, 다수매의 기판을 대상으로 작업이 이루어진다.
그리고, 실란 가스 및 산소 가스를 종형로로 제공하고, 전술한 공정 조건 하에서 상기 기판 상에 게이트 산화층으로 제공하기 위한 산화 실리콘층을 적층한다.(S33 단계) 즉, 도 4a에 도시된 바와 같이, 트렌치 구조물(52)을 갖는 기판(50) 상에 상기 공정을 통하여 산화 실리콘층(54)을 적층하는 것이다.
계속해서, 상기 산화 실리콘층을 적층한 종형로 내에서 상기 산화 실리콘층 상에 상기 산화 실리콘층의 결함을 최소화하기 위한 질화 실리콘층을 적층한다.(S35 단계) 구체적으로, 상기 실란 가스 및 산소 가스의 제공을 중단시키고, 전술한 공정 조건 하에서 상기 산화 실리콘층 상에 질화 실리콘층을 적층한다. 즉, 원자층 적층을 통하여 상기 산화 실리콘층 상에 질화 실리콘층을 적층하는 것이다. 이에 따라, 도 4b에 도시된 바와 같이, 산화 실리콘층(54) 상에 질화 실리콘층(56)이 적층된다.
그리고, 상기 질화 실리콘층이 적절한 두께로 적층되는 가를 모니터링한다.(S37 단계) 만약, 상기 질화 실리콘층이 적절한 두께로 적층되었을 경우, 상기 질화 실리콘층의 적층을 중단하고, 상기 기판을 종형로로부터 언로딩시킨다.(S39 단계)
따라서, 동일 공간 내에서 인시튜로 기판 상에 산화 실리콘층 및 질화 실리콘층을 적층할 수 있다.
계속해서, 도 4c에 도시된 바와 같이, 후속되는 공정을 수행함으로서 소스/드레인(62) 및 게이트 전극(61)을 갖는 트렌지스터(60)를 형성한다. 그리고, 계속적인 공정을 통하여 상기 트렌지스터를 포함하는 기판 상에 보론을 포함하는 층간 절연층을 형성한다. 그러나, 상기 게이트 산화층으로 제공되는 산화 실리콘층 상에 질화 실리콘층이 적층되어 있기 때문에 열적 버지트에 의한 보론의 이동을 적극적으로 저지할 수 있다. 따라서, 상기 보론의 이동으로 인한 반도체 장치의 불량을 최소화할 수 있다.
본 발명에 의하면, 낮은 열적 버지트, 우수한 스텝 커버리지, 박막 두께의 정확한 제어, 간단한 공정 변수 및 낮은 오염도 등을 요구하는 박막을 용이하게 적층할 수 있다.
구체적으로, 상기 산화 실리콘층을 적층한 다음, 인시튜로 수행되는 원자층 적층에 의하여 상기 산화 실리콘층 상에 상기 질화 실리콘층을 적층함으로서 상기 적층이 이루어지는 기판이 외부에 노출되는 것을 방지할 수 있다. 따라서, 상기 기판이 오염되는 상황을 최소화할 수 있다. 이에 따라, 반도체 장치의 제조에 따른 신뢰도가 향상되는 효과를 기대할 수 있다. 그리고, 상기 적층을 인시튜로 수행함으로서 반도체 장치의 제조에 따른 높은 생산성을 기대할 수 있다. 또한, 원자층 적층을 통하여 상기 질화 실리콘층을 적층함으로서 적절한 두께 제어가 가능하다. 따라서, 다층 구조를 요구하는 최근의 반도체 장치의 제조에 적극적으로 응용할 수있다.
특히, 반도체 장치의 트렌지스터의 경우 상기 보론의 이동으로 인한 불량을 최소화할 수 있기 때문에 반도체 장치의 신뢰도를 확보할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 기판 상에 산화 실리콘층을 적층하는 단계; 및
    상기 산화 실리콘층을 적층한 동일 공간 내에서 인시튜로 수행되는 원자층 적층에 의하여 상기 산화 실리콘층 상에 질화 실리콘층을 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 박막 적층 방법.
  2. 제1항에 있어서, 상기 산화 실리콘층의 적층은 실란 가스와 산소 가스의 산화 반응에 의해 달성되는 것을 특징으로 하는 반도체 장치의 박막 적층 방법.
  3. 제2항에 있어서, 상기 산화 반응은 0.1 내지 10.0 Torr의 압력 분위기 및 450 내지 900℃의 온도 분위기 하에서 이루어지는 것을 특징으로 하는 반도체 장치의 박막 적층 방법.
  4. 제1항에 있어서, 상기 원자층 적층에 의한 질화 실리콘층의 적층은,
    a) 제1반응 물질의 일부를 상기 산화 실리콘층 상에 화학적으로 흡착시키는 단계;
    b) 불활성 가스를 사용하여 화학적으로 흡착하지 않은 제1반응 물질을 제거시키는 단계;
    c) 제2반응 물질의 일부를 상기 산화 실리콘층 상에 화학적으로 흡착시키는단계;
    d) 상기 불활성 가스를 사용하여 화학적으로 흡착하지 않은 제2반응 물질을 제거시키는 단계; 및
    e) 상기 a)-d)를 적어도 한번 반복하여 상기 산화 실리콘층 상에 질화 실리콘층을 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 박막 적층 방법.
  5. 제4항에 있어서, 상기 제1반응 물질은 디크로로실란 가스를 포함하고, 상기 제2반응 물질은 암모니아 가스를 포함하고, 상기 불활성 가스는 질소 가스를 포함하는 것을 특징으로 하는 반도체 장치의 박막 적층 방법.
  6. 제1항에 있어서, 상기 원자층 적층에 의한 질화 실리콘층의 적층은 0.1 내지 10.0 Torr의 압력 분위기 및 600℃ 이하의 온도 분위기 하에서 이루어지는 것을 특징으로 하는 반도체 장치의 박막 적층 방법.
  7. 제1항에 있어서, 상기 산화 실리콘층 및 상기 질화 실리콘층을 인시튜로 적층하기 위한 동일 공간은 다수매의 기판을 동시에 로딩하여 작업을 수행할 수 있는 종형로에 의해 제공되는 것을 특징으로 하는 반도체 장치의 박막 적층 방법.
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