JP6457307B2 - 半導体装置の製造方法、及び半導体製造装置 - Google Patents

半導体装置の製造方法、及び半導体製造装置 Download PDF

Info

Publication number
JP6457307B2
JP6457307B2 JP2015051953A JP2015051953A JP6457307B2 JP 6457307 B2 JP6457307 B2 JP 6457307B2 JP 2015051953 A JP2015051953 A JP 2015051953A JP 2015051953 A JP2015051953 A JP 2015051953A JP 6457307 B2 JP6457307 B2 JP 6457307B2
Authority
JP
Japan
Prior art keywords
film formation
chamber
semiconductor substrate
formation chamber
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015051953A
Other languages
English (en)
Other versions
JP2016172881A (ja
JP2016172881A5 (ja
Inventor
坂田　敦子
敦子 坂田
桂 渡邉
桂 渡邉
和田　純一
純一 和田
政幸 北村
政幸 北村
健士 石崎
健士 石崎
真也 奥田
真也 奥田
博隆 荻原
博隆 荻原
啓 若月
啓 若月
大輔 池野
大輔 池野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2015051953A priority Critical patent/JP6457307B2/ja
Priority to US14/751,603 priority patent/US9779978B2/en
Publication of JP2016172881A publication Critical patent/JP2016172881A/ja
Publication of JP2016172881A5 publication Critical patent/JP2016172881A5/ja
Application granted granted Critical
Publication of JP6457307B2 publication Critical patent/JP6457307B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68764—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a movable susceptor, stage or support, others than those only rotating on their own vertical axis, e.g. susceptors on a rotating caroussel
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/56—Apparatus specially adapted for continuous coating; Arrangements for maintaining the vacuum, e.g. vacuum locks
    • C23C14/568—Transferring the substrates through a series of coating stations
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/4401—Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber
    • C23C16/4409—Means for minimising impurities, e.g. dust, moisture or residual gas, in the reaction chamber characterised by sealing means
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4585—Devices at or outside the perimeter of the substrate support, e.g. clamping rings, shrouds
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/54—Apparatus specially adapted for continuous coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32733—Means for moving the material to be treated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32798—Further details of plasma apparatus not provided for in groups H01J37/3244 - H01J37/32788; special provisions for cleaning or maintenance of the apparatus
    • H01J37/32899—Multiple chambers, e.g. cluster tools
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/6719—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the construction of the processing chambers, e.g. modular processing chambers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67739—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber
    • H01L21/67745—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber characterized by movements or sequence of movements of transfer devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67739—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber
    • H01L21/67757—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations into and out of processing chamber vertical transfer of a batch of workpieces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68742—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a lifting arrangement, e.g. lift pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68771—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by supporting more than one semiconductor substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Chemical Vapour Deposition (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Physical Vapour Deposition (AREA)

Description

本発明の実施形態は、半導体装置の製造方法、及び半導体製造装置に関する。
例えば、３次元構造を有する半導体装置の製造においては、２種以上の膜を繰り返して多層に成膜する場合がある。ここで、例えば、スパッタリングとＣＶＤ(Chemical Vapor Deposition)のように成膜方式が異なる場合、酸化物のスパッタリングとメタルのスパッタリングのように、成膜圧力が異なる場合や、同一雰囲気に２種のターゲットを曝すことが望ましくない場合に、プロセスのスループットを向上させることは困難である。
特開２００９−６５０６８号公報
本発明の実施形態は、複数種の膜を多層に成膜する場合に、プロセスのスループットを向上させることを可能とする半導体装置の製造方法、及び半導体製造装置を提供する。
実施形態に係る半導体装置の製造方法は、少なくとも第１の半導体基板と第２の半導体基板を載置可能で、回転することで第１の半導体基板と第２の半導体基板の位置を移動可能に構成されたターンテーブルと、ターンテーブルを格納する移設室を有し、このターンテーブルに載置された第１の半導体基板と第２の半導体基板の昇降により搬入出可能な位置にそれぞれ開口を有する第１成膜室及び第２成膜室と、を備える半導体製造装置を用いる。ターンテーブルの回転及びターンテーブルに載置された第１の半導体基板と第２の半導体基板の昇降により、第１の半導体基板と第２の半導体基板を、第１成膜室及び第２成膜室間で移設し、第１の半導体基板と第２の半導体基板上に積層膜を形成するものであり、第１成膜室、第２成膜室及び移設室は減圧されており、移設室内の圧力に対して、少なくとも第１成膜室及び第２成膜室の一方は、揚圧である。
（ａ）は第１実施形態に係る半導体製造装置の構造の一例を示す縦断面図、（ｂ）は第１実施形態に係る半導体製造装置の上面図の一例 （ａ）、（ｂ）及び（ｃ）は第１実施形態における動作について示す図の一例 （ａ）、（ｂ）及び（ｃ）は第１実施形態における動作について示す図の一例 （ａ）、（ｂ）及び（ｃ）は第１実施形態における動作について示す図の一例 （ａ）及び（ｂ）は、ターンテーブルの変形例を示した図の一例 （ａ）〜（ｄ）は、成膜開始時のターンテーブルと半導体基板の動きを説明するための図の一例 （ａ）〜（ｄ）は、成膜終了時のターンテーブルと半導体基板の動きを説明するための図の一例 第１実施形態の処理を施した後の半導体基板の縦断面の一例を示した図 第２実施形態に係る半導体製造装置の概要を示す図の一例 第３実施形態におけるターンテーブルを示す図の一例 （ａ）は第４実施形態に係る半導体製造装置を側面方向から見た断面図を示す図の一例、（ｂ）は第４実施形態に係る半導体製造装置を上面から見た図の一例 （ａ）、（ｂ）及び（ｃ）は第５実施形態における動作について示す図の一例 （ａ）、（ｂ）及び（ｃ）は第５実施形態における動作について示す図の一例
以下に、実施形態について図面を参照しつつ説明する。以下の説明において、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致するわけではない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合がある。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。本願明細書と各図において、既出の図に関して前述したものと同様の機能、構成を備えた要素については同一符号を付して、詳細な説明は適宜省略する。
（第１実施形態）
図１（ａ）及び（ｂ）、図２（ａ）から（ｃ）、図３（ａ）から（ｃ）、図４（ａ）から（ｃ）は、第１実施形態に係る半導体製造装置１０の概要を示す図である。図１（ａ）は第１実施形態に係る半導体製造装置１０の構造の一例を示す縦断面図であり、図１（ｂ）の１−１線における縦断面図である。図１（ｂ）は、第１実施形態に係る半導体製造装置１０の上面図の一例である。
半導体製造装置１０は、異なる方法、あるいは、異なる条件による成膜を連続成膜できるようにした装置である。半導体製造装置１０は、例えば、ＰＶＤ（Physical Vapor Deposition）法による成膜とＣＶＤ(Chemical Vapor Deposition)法による成膜を連続成膜できるようにした装置である。半導体製造装置１０は、その中心部に搬送室１６を有している。図１（ｂ）において、搬送室１６は上下方向に延伸しており、その左側に隣接して第１成膜室１２と第２成膜室１４を有し、反対側の右側に隣接して第１成膜室１２と第２成膜室１４を有している。搬送室１６に近い方から、第１成膜室１２、第２成膜室１４の順で配置されている。すなわち、搬送室１６を中心にして線対称の配置となるように、搬送室１６から見て右側に、第１成膜室１２及び第２成膜室１４がこの順で配置され、左側にも同じく第１成膜室１２及び第２成膜室１４がこの順で配置されている。ここで、第１成膜室１２は例えばＣＶＤ装置であり、第２成膜室１４は例えばスパッタリング装置である。第１成膜室１２と第２成膜室１４は独立に構成されている。第１成膜室１２と第２成膜室１４の成膜装置の組み合わせは任意であり、どのように組み合わせてもよい。本実施形態では、第１成膜室１２をＣＶＤ装置とし、第２成膜室１４をスパッタリング装置としたものを例示したにとどまり、これに限定する意図はない。例えば、第１成膜室１２と第２成膜室１４の両方がＣＶＤ装置であってもよい。
第１成膜室１２には、例えばＣＶＤ装置が配置される。第１成膜室１２には、マスフローコントローラ（図示せず）にて流量を制御された種々の原料ガスが、ガス分散板３６を通して均一に分散して、チャンバー内に供給される。ガス分散板３６はＲＦ電極ともなる。ガス分散板３６は、複数のステージに対して、対向するように設置される。ガス分散板３６は、図示しない高周波ＲＦ電源及び低周波ＲＦ電源（いずれも図示せず）に接続されており、また、接地されている。このＲＦ電源に電力を印加すると、容量結合によりチャンバー内の空間に電力が供給され、プラズマが発生する。第１成膜室１２により、例えばシリコン酸化膜（ＳｉＯ２）を成膜する場合は、第１成膜室１２内の雰囲気には酸化性雰囲気のガスが含まれる。すなわち、シリコン酸化膜は酸化性雰囲気中で成膜される。また、例えば、ポリシリコン（Ｐｏｌｙ Ｓｉ）、タングステン（Ｗ）等を成膜する場合は、第１成膜室１２の雰囲気には、還元性のガスが含まれる。これらは、酸化性雰囲気に曝されると酸化される、被酸化性の物質である。また、ＣＶＤ法により成膜する膜として、シリコン窒化膜（ＳｉＮ）を成膜する場合は、例えば反応ガスとして、ジクロルシラン（ＳｉＨ２Ｃｌ２）、アンモニア（ＮＨ３）、及び塩化水素（ＨＣｌ）ガスが用いられる。アンモニアは還元性ガスであるため、シリコン窒化膜の成膜中に、酸化性ガスが混入すると、シリコン窒化膜の成膜が阻害されることになる。
第２成膜室１４には、例えばＰＶＤ装置として、スパッタリング装置が配置される。スパッタリングにより成膜される金属膜としては、例えばＡｌ、Ｃｏ、Ｃｕ、Ｈｆ、Ｉｒ、Ｍｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｒｕ、Ｓｉ、Ｔａ、Ｔｉ、Ｗ等の種々の金属を挙げることができる。また、ＷＮｘ、ＭｏＮｘ、ＮｉＳｉｘ、ＮｉＳｉＮｘ等の金属化合物であってもよい。これら金属は、酸化性雰囲気に曝されると酸化される被酸化性物質である。これらの膜をスパッタリングにより形成する際には、第２成膜室１４内は、アルゴン等の不活性ガス雰囲気または窒素等の非酸化性雰囲気とするか、又は、さらにこれを真空引きして低圧下に保持される。また、例えば、シリコン酸化膜を形成する場合は、シリコンをターゲットとして、第２成膜室１４を酸化性雰囲気とし、シリコン酸化膜を堆積させる反応性スパッタリングを用いることができる他、ＳｉＯｘターゲットを用いて、Ａｒ等の不活性ガスによるスパッタリング、Ａｒ／Ｏ２の混合ガスによるスパッタリングを適用することもできる。また、第１成膜室１２及び第２成膜室１４はそれぞれ異なる成膜がなされるため、各反応室に満たされるガス、圧力などが異なる。
第１成膜室１２、及び第２成膜室１４のそれぞれには、複数のウェハステージ２２が配置可能であり、例えば本実施形態ではそれぞれに４個のウェハステージ２２が直線上に配置され得るように設けられている。ウェハステージ２２は、その内部にヒータを備えており、約１００〜７００℃程度までの温度制御が可能となっている。また、ウェハステージ２２は、ウェハずれを抑止するための静電チャック用電極を具備してもよい。
第１成膜室１２、及び第２成膜室１４のそれぞれにおいて、一度に４枚のウェハ（半導体基板）２４を処理することができる。なお、ここでは、第１成膜室１２及び第２成膜室１４のそれぞれに、４個のウェハステージ２２が配置可能とされた例を示したが、ウェハステージ２２は４個に限定されるものではなく、その数は任意に設定できる。
第１成膜室１２及び第２成膜室１４の下部には、移設室１８が配置されている。移設室１８にはウェハステージ２２を保持するターンテーブル２０が配置されている。ターンテーブル２０としては、例えば、図５（ａ）に示すように円形のもの（ターンテーブル２０ａ）を用いてもよいし、図５（ｂ）に示すように矩形型のもの（ターンテーブル２０ｂ）を用いてもよい。ウェハステージ２２は半導体基板（ウェハ）２４を載置可能となるように構成されている。図１（ａ）及び（ｂ）では、すべてのウェハステージ２２に半導体基板２４が載置されている様子を示している。移設室１８内は減圧されている。ターンテーブル２０はテーブル軸３２を回転中心とする回転機構（図示せず）が備えられており、ターンテーブル２０上の半導体基板２４の左右の位置を交代させることができる。テーブル軸３２には図示しない昇降機構が備えられており、これによりターンテーブル２０を上下移動させることができる。ターンテーブル２０の回転機構、及び昇降機構を利用して、第１成膜室１２及び第２成膜室１４への半導体基板２４の搬入出、並びに、第１成膜室１２−第２成膜室１４間の半導体基板２４の移設・交換を行うことができる。すなわち、テーブル軸３２の昇降機構を利用してターンテーブル２０を下降させ、回転機構を利用して半導体基板２４の左右位置を交代させ、ターンテーブル２０を上昇させる。これにより、第１成膜室１２及び第２成膜室１４で処理された半導体基板２４を交換することができ、これを繰り返すことで、効率的に第１成膜室１２及び第２成膜室１４での成膜を繰り返すことができる。第１成膜室１２、第２成膜室１４及び移設室１８は減圧雰囲気にされており、半導体基板２４は減圧された空間内を移動することで、通常必要な成膜室と容量の大きい搬送室との圧力調整を行う必要がなく、小容量の移設室との短時間の圧力調整で、ウェハの移動を行うことができる。また、搬送室の真空度に左右されず、２つの成膜室圧力の中間的圧力に設定し、搬送することも可能になる。
第１成膜室１２及び第２成膜室１４の底面には半導体基板２４の搬入口が開口されており、その外径はウェハステージ２２の略外径に一致している。搬入口には、搬入口を開閉可能に構成された図示しない開閉部材が設けられている。半導体基板２４が搬入されていないときは、搬入口は開閉部材により閉じられている。半導体基板２４が搬入される時には、搬入口は開口し、これにより第１成膜室１２及び第２成膜室１４は、半導体基板２４を受け入れ可能となる。ウェハステージ２２は所定の厚さを有している。ウェハステージ２２がターンテーブル２０によって押し上げられると、半導体基板２４の搬入口はウェハステージ２２が当該開口部に挿入されることによって略気密状態となるように閉じられる。またさらに、第１成膜室１２及び第２成膜室１４の下面には耐腐食性Ｏリングのような弾性体による密閉部材３４が備えられている。密閉部材３４は半導体基板２４の搬入口の周囲を囲むように配置されており、ターンテーブル２０上面と接して、半導体基板２４の搬入口を略気密にして覆うことができる。これにより、成膜時に、第１成膜室１２及び第２成膜室１４内を気密に保つことが可能となる。さらに、成膜時のウェハ裏面およびベベル部の膜付きを防止するとともに、上記気密シール部の保護のため、ステージおよびターンテーブルに設置されたガス供給機構（図示しない）から、不活性ガスを導入することも可能である。
搬送室１６内にはアームロボット２６が設けられている。搬送室１６の一方の端部には、ロードロック室３０及びロードポート２８が設けられている。アームロボット２６はロードロック室３０、搬送室１６を行き来して、半導体基板２４を運搬することができる。アームロボット２６は、ロードロック室３０、ウェハステージ２２への半導体基板２４の授受を担う。搬送室１６内は減圧されている。ロードロック室３０は減圧されている。半導体基板２４はロードポート２８に設置され、ロードロック室３０に移設された後に、アームロボット２６により移設室１８に搬送される。搬送室１６と移設室１８間には図示しないゲートバルブを備えている。アームロボット２６により、半導体基板２４をウェハステージ２２に載置する際、又は、半導体基板２４を搬出する際にはゲートバルブが開かれ、それ以外の時は閉じられている。
第１成膜室１２、及び第２成膜室１４は図示しない排気系を備えている。排気系には、例えば、ドライポンプ、ターボ分子ポンプなどが接続されている。また、ドライポンプとは別の経路でクライオポンプを接続してもよい。各種ポンプと第１成膜室１２、第２成膜室１４の間に圧力制御バルブを設けて、さらに詳細な圧力制御を行ってもよい。
また、搬送室１６及びロードロック室３０に、例えばドライポンプなどにより構成された排気系を備えていてもよい。なお、第１成膜室１２と第２成膜室１４は同一排気系でもよいし、別個の排気系を備えていてもよい。また、移設室１８と同一の排気系であってもよいし、移設室１８が独自の排気系を備えていてもよい。別個の排気系を設ければ、圧力を独立に制御することができる。ここで、ガスの回り込みを防止するため、第１成膜室１２及び第２成膜室１４の圧力は、移設室１８の圧力よりも高く（揚圧）設定されている。例えば、アルゴンなどの不活性ガスを、第１成膜室１２及び第２成膜室１４内に導入することにより揚圧にすることができる。
以上に説明した構成により、第１成膜室１２による成膜と、第２成膜室１４による成膜を、交互に、複数回繰り返す場合に、半導体基板２４を左右に入れ替えるだけで半導体基板２４の設置を行うことができる。第１成膜室１２、第２成膜室１４、及び移設室１８は減圧雰囲気となっているため、これらの間を、半導体基板２４を移動させるにあたって、大気圧へのパージ、大気圧からの真空引き等を行う必要がない。これにより、プロセスのスループットを向上させることができる。
また、半導体基板２４を左右に入れ替える操作を、真空引きした移設室１８において行うことができるため、これによってもプロセスのスループットを向上させることができる。また、第１成膜室１２及び第２成膜室１４の圧力が移設室１８の圧力よりも揚圧に設定されているため、半導体基板２４の交換時に、第１成膜室１２及び第２成膜室１４内の残留ガスが相互間に回り込むことを抑制できる。例えば、第１成膜室１２において、酸化性雰囲気中でシリコン酸化膜を成膜し、第２成膜室１４において、スパッタリングによりＷを形成する場合を想定する。この場合、酸化性雰囲気ガスが第２成膜室１４に入り込むと、Ｗ（被酸化性物質）が酸化されてしまう。しかし、本実施形態の構成によれば、第１成膜室１２及び第２成膜室１４内の残留ガスが相互間に回り込むことが抑制されるため、第２成膜室１４において成膜するＷおよびターゲット表面の酸化が抑制され、良好なＷを成膜することができる。
従って、第１成膜室１２と第２成膜室１４が、ＰＶＤ法とＣＶＤ法のように圧力領域が異なる場合、又は、酸化物の成膜と金属のスパッタリングのように同一雰囲気中での成膜が望ましくない２種のプロセスを行う場合であっても、相互に残留ガスの回り込みを防止し、高スループットで積層成膜を行うことができる半導体製造装置を提供することができる。例えば第１成膜室１２において酸化物の成膜を行う場合、第１成膜室１２は酸化性雰囲気において実施される。一方、第２成膜室１４において、例えば、金属の成膜を、スパッタリングを用いて行う場合、第２成膜室１４内に第１成膜室１２の酸化性雰囲気が流れ込むと、成膜した金属が酸化されてしまい、例えば所望の導電性が得られないなどの不具合を生じる可能性がある。本実施形態では、第１成膜室１２及び第２成膜室１４間のガスの回り込みを抑制することができるため、上述の不具合の発生を抑制することができる。
成膜の組み合わせとして、例えば、第１成膜室１２ではＣＶＤ法により酸化性雰囲気にてシリコン酸化膜の成膜を行い、第２成膜室１４ではスパッタリング法によりタングステンの成膜を行うことができる。また、例えば、第１成膜室１２又は第２成膜室１４で、ＣＶＤ法によりポリシリコンの成膜を行ってもよい。また、第１成膜室１２をＣＶＤ装置として、酸化性雰囲気にて例えばシリコン酸化膜の成膜を行い、第２成膜室１４もＣＶＤ装置として、例えばタングステンの成膜を行ってもよい。第１成膜室１２と第２成膜室１４の成膜方法の組み合わせは任意であり、どのような組み合わせも可能である。また上述のＣＶＤ装置は、熱ＣＶＤ、プラズマＣＶＤの他、ＡＬＤ（Atomic Layer Deposition）装置も含むものとする。
次に、第１実施形態における動作について図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）から（ｃ）を用いて説明する。適宜、図１も参照する。ここで、図２（ａ）において右側に配置されている半導体基板２４を半導体基板２４１と称する。また、半導体基板２４１が載置されているウェハステージ２２をウェハステージ２２１と称し、図２（ａ）において半導体基板２４が載置されていない左側のウェハステージ２２をウェハステージ２２２と称する。そして、後述するように、ウェハステージ２２２上に載置される半導体基板２４を半導体基板２４２と称する。以下、第１成膜室１２においてシリコン酸化膜をＣＶＤ法により形成し、第２成膜室１４において、スパッタリング法によりタングステンを形成する例として説明する。
まず、ウェハアライナーが設置されたロードロック室３０にて、半導体基板２４１の向きを整え、半導体基板２４１を搬送室１６のアームロボット２６上へ配置する。この時、各プロセスチャンバーは、成膜プロセスの開始前の状態である。次に、図２（ａ）に示すように、アームロボット２６を用いて、ターンテーブル２０上のウェハステージ２２１上に半導体基板２４１を載置する。この時、図１（ｂ）に示すように、第１成膜室１２には４つのウェハステージ２２１が存在するため、この４つのウェハステージ２２１上に半導体基板２４１を載置する。
次に、図２（ｂ）に示すように、テーブル軸３２の昇降機能を用いて、ターンテーブル２０を上昇させ、第１成膜室１２内に半導体基板２４１を搬入する。この時、ウェハステージ２２１及び密閉部材３４により第１成膜室１２内は気密に保たれる。次いで、第１成膜室１２内で半導体基板２４１上に成膜処理を施し、ＣＶＤ膜を形成する。第２成膜室１４では何らの処理も行われていない。ここでは、半導体基板２４１表面にシリコン酸化膜が形成される。
続いて、図２（ｃ）に示すように、テーブル軸３２の昇降機構を用いてターンテーブル２０を下降させる。次に図３（ａ）に示すように、テーブル軸３２の回転機構を用いてターンテーブル２０を１８０度回転させ、ウェハステージ２２１及びこれに載置された半導体基板２４１を第２成膜室１４下方に移動させる。同時に、ウェハステージ２２２は、第１成膜室１２下方に移動される。このようにしてウェハステージ２２１と２２２の位置を交代させる。
次に、図３（ｂ）に示すようにアームロボット２６を用いて、ターンテーブル２０上のウェハステージ２２２上に半導体基板２４２を載置する。この時、図１（ｂ）に示すように、第１成膜室１２下方には４つのウェハステージ２２２が存在するため、この４つのウェハステージ２２２上に半導体基板２４２を載置する。次に、図３（ｃ）に示すように、テーブル軸３２の昇降機能を用いて、ターンテーブル２０を上昇させ、第１成膜室１２内に半導体基板２４２を挿入し、第２成膜室１４内に半導体基板２４１を挿入する。この時、ウェハステージ２２１、２２２及び密閉部材３４により第１成膜室１２及び第２成膜室１４内は気密に保たれる。次いで、第１成膜室１２内で半導体基板２４２上に成膜処理を施すことによりＣＶＤ膜を形成し、第２成膜室１４内で半導体基板２４１上に成膜処理を施すことによりＰＶＤ膜を形成する。ここで、半導体基板２４１上には、第１のＣＶＤ膜と、第１のＰＶＤ膜が積層されて形成される。半導体基板２４２上には第１のＣＶＤ膜が成膜される。第１成膜室１２において、半導体基板２４２上にＣＶＤ法によってシリコン酸化膜が形成される。第２成膜室１４においては、半導体基板２４１上にスパッタリング法によりＷが形成される。
次に、図４（ａ）に示すように、テーブル軸３２の昇降機構を用いてターンテーブル２０を下降させる。次いで、図４（ｂ）に示すように、テーブル軸３２の回転機構を用いてターンテーブル２０を回転させ、ウェハステージ２２１と２２２の位置を入れ替える。すなわち、第１成膜室１２下方にウェハステージ２２１及び半導体基板２４１を位置させ、第２成膜室１４下方にウェハステージ２２２及び半導体基板２４３を位置させる。次いで、図４（ｃ）に示すように、テーブル軸３２の昇降機構を用いてターンテーブル２０を上昇させ、第１成膜室１２内に半導体基板２４１を挿入し、第２成膜室１４内に半導体基板２４２を搬入する。次いで、第１成膜室１２内で半導体基板２４１上に成膜処理を施すことによりＣＶＤ膜を形成し、第２成膜室１４内で半導体基板２４２上に成膜処理を施すことによりＰＶＤ膜を形成する。ここでは、第１成膜室１２において半導体基板２４１上にシリコン酸化膜が形成され、第２成膜室１４において半導体基板２４２上にＷが形成される。
この結果、半導体基板２４１上には、第１のＣＶＤ膜、第１のＰＶＤ膜、第２のＣＶＤ膜が積層されて形成される。すなわち、半導体基板２４１上に、シリコン酸化膜、Ｗ、シリコン酸化膜が積層して形成される。半導体基板２４２上には第１のＣＶＤ膜及び第１のＰＶＤ膜が積層されて成膜される。すなわち、半導体基板２４２上に、シリコン酸化膜、Ｗが積層して形成される。
以後、これを繰り返し、半導体基板２４１及び半導体基板２４２上に予定された積層数のＣＶＤ膜とＰＶＤ膜を形成する。ここでは、半導体基板２４１及び２４２上に、シリコン酸化膜とＷ膜が、例えば１２０層を積層して形成される。
成膜が完了した半導体基板２４１及び２４２は、アームロボット２６を用いて、搬送室１６に搬送され、ロードロック室３０に戻される。上述の成膜処理を施した後、ロードロック室３０に保管された半導体基板２４は、ロードポート２８に移動され、半導体製造装置１０から取り出される。以上により、本実施形態による半導体基板２４に対する処理が完了する。
図８は、半導体基板２４上に、上述の工程による処理を施した後の半導体基板２４の縦断面の一例を示した図である。図８に示すように、半導体基板２４上には、ライナー膜４４が形成されており、これに上述の工程による処理が施された。半導体基板２４上には、第１成膜室１２及び第２成膜室１４にて交互に繰り返し成膜されたシリコン酸化膜４６及びタングステン膜４８が積層して形成されている。図８においては、１７層のシリコン酸化膜４６とタングステン膜４８とが形成され、最上のタングステン膜４８上にさらにシリコン酸化膜４６を形成した例を示している。積層数はあらかじめ所定の数に設定されている。このような積層構造は、例えば三次元マトリクス状にメモリセルが配置された三次元積層型フラッシュメモリ等に用いられる。
上述のように、本実施形態に係る半導体製造装置１０を用いれば、第１成膜室１２と第２成膜室１４間の半導体基板２４の交換を、回転機構及び昇降機構を有したターンテーブル２０によって容易に行うことができる。ターンテーブル２０は、第１成膜室１２及び第２成膜室１４の下方に配置されている。また、ターンテーブル２０は、第１成膜室１２及び第２成膜室１４に接続された移設室１８内に配置され、半導体基板２４の交換を、減圧雰囲気に保持された移設室１８内で行うことができる。従って、半導体基板２４は、第１成膜室１２、第２成膜室１４、及び移設室１８を移動すればよいので、半導体基板２４の交換を容易に行うことができる。さらに、第１成膜室１２及び第２成膜室１４の下部の半導体基板２４の搬入口は、ウェハステージ２２と密閉部材３４によって容易に気密を保持できるため、半導体基板２４の交換を容易に行うことができる。この構成を有した半導体製造装置１０を用いれば、異なる方法、又は、異なる条件による成膜を連続して行う際に、半導体基板２４に対する成膜処理のスループットを向上させることができる。
図５（ａ）及び（ｂ）は、ターンテーブル２０の変形例を示したものである。ターンテーブル２０は、例えば、図５（ａ）に示す円形のターンテーブル２０ａを用いてもよいし、例えば図５（ｂ）に示す長方形（矩形）のターンテーブル２０ｂを用いてもよい。いずれも中心にテーブル軸３２が接続されており、テーブル軸３２が回転機構及び昇降機構を有していることにより、ターンテーブル２０も回転、昇降が可能となっている。
図６（ａ）〜（ｄ）は、成膜開始時のターンテーブル２０と半導体基板２４の動きを説明するための図であり、半導体製造装置１０を上方から見た平面図によって示している。ここでは、一例として、円形のターンテーブル２０ａを用いて説明する。図には、半導体製造装置１０の構成の内、必要部分を取り出して示しているだけであり、半導体製造装置１０の構成としては上述したものと同じである。図６（ａ）に示すように、第１成膜室１２及び第２成膜室１４が並行して配置されており、その下方に複数のターンテーブル２０が配置されている。搬送室１６はここでは図示しないが、図において第１成膜室１２の右側に配置されている。また、ターンテーブル２０は、ここでは図示しない移設室１８内に配置されている。
図６（ｂ）に示すように、図において右側の搬送室１６からアームロボット２６により、半導体基板２４１が搬入される。これは、上述の図２（ａ）で説明したステップに相当する。次に、ターンテーブル２０を上昇させ、半導体基板２４１上にＣＶＤ膜を形成する。これは、上述の図２（ｂ）で説明したステップに相当する。次いで、ターンテーブル２０を下降させる。これは、上述の図２（ｃ）で説明したステップに相当する。次いで、図６（ｃ）に示すようにターンテーブル２０を回転させ、半導体基板２４１を第２成膜室１４下方に位置させる。これは、上述の図３（ａ）で説明したステップに相当する。
次に、図６（ｄ）に示すように、図において右側の搬送室１６からアームロボット２６により、半導体基板２４２が搬入される。これは、上述の図３（ｂ）で説明したステップに相当する。以後、上述したように、第１成膜室１２による処理と第２成膜室１４による処理を交互に繰り返して行う。なお、本説明では、１枚目のウェハ成膜が終了後、ターンテーブルを用いて、次のチャンバー下に配置し、搬送室から新たな２枚目のウェハを導入する例を示しているが、１枚目、２枚目のウェハをプロセス処理開始前に、ターンテーブルに設置した後、ウェハ処理を所望の積層構造になるように順にスタートしてもよい。
図７（ａ）〜（ｄ）は、成膜終了時のターンテーブル２０と半導体基板２４の動きを説明するための図であり、半導体製造装置１０を上方から見た平面図によって示している。図６（ａ）〜（ｄ）と同様に、円形のターンテーブル２０を用いて説明する。半導体基板２４に対する成膜は、例えば、第１成膜室１２における成膜に始まり、第１成膜室１２及び第２成膜室１４における成膜を繰り返し、第１成膜室１２による成膜を最後にして終了するものとする。図７（ａ）に示す状態は以下のとおりである。図中右側の半導体基板２４１は予定した成膜が完了した状態である。すなわち、第１成膜室１２による成膜と第２成膜室１４による成膜を予定回数繰り返し、最後に第１成膜室１２による成膜処理が完了した状態である。半導体基板２４２は、複数回の成膜を繰り返し、最後の第１成膜室１２における成膜を行う前の状態である。第１成膜室１２における成膜が完了した後、ターンテーブル２０が下降し、次に、図７（ｂ）の矢印で示すように、半導体基板２４１を、アームロボット２６を用いて搬出する。次に、図７（ｃ）に示すように、ターンテーブル２０を回転させ、半導体基板２４２を第１成膜室１２下方に配置させる。次いで、ターンテーブル２０を上昇させ、半導体基板２４２に対して第１成膜室１２における成膜処理を施す。続いて、ターンテーブル２０を下降させ、図７（ｄ）の矢印で示すように、半導体基板２４２が搬出される。以上により、半導体基板２４１及び２４２に対する成膜が完了する。
（第２実施形態）
図９に、第２実施形態に係る半導体製造装置１０の概要を示す。第１実施形態と同一の要素については同一符号を付して説明は省略する。図１に示す半導体製造装置１０では、搬送室１６は移設室１８に接続していた。これに対し、図９に示す半導体製造装置１０は、搬送室１６が第１成膜室１２と接続している。その他の構成は図１に示す半導体製造装置１０と同じである。なお、図９においては、搬送室１６と第１成膜室１２との間のゲートバルブが開かれた状態を示している。この構成にすることにより、半導体基板２４は搬送室１６から直接第１成膜室１２に搬入されるため、搬入後すぐに第１成膜室１２による成膜処理を施すことが可能となる。これにより、半導体基板２４に対する成膜処理のスループットを向上させることが可能となる。
（第３実施形態）
図１０に、第３実施形態におけるターンテーブル２０ｃを示す。第１、第２実施形態と同一の要素については同一符号を付して説明は省略する。図１０に示すターンテーブル２０ｃは、例えば４つのウェハステージ２２を有している。隣接して配置される第１成膜室１２及び第２成膜室１４に、半導体基板２４を交互に搬入する際、例えば２枚の半導体基板２４を待機させ、２枚の半導体基板２４に対して成膜処理を施すことが可能となる。この構成によれば、半導体基板２４の位置の入れ替えのためにターンテーブル２０は９０度の回転を行えばよいため、その分のスループットを向上させることができる。
また、４つのウェハステージ２２の内、二つにダミーウェハーを配置し、これを第１成膜室１２、及び第２成膜室１４に搬入することにより、チャンバーのクリーニング（ＣＶＤの場合）、又はダミースパッタリング（ＰＶＤの場合）を行うことが可能となる。すなわち、連続成膜の途中で、クリーニング、ダミースパッタリング等を行うことができるため、成膜される膜の膜質の向上に寄与する。
（第４実施形態）
図１１（ａ）及び（ｂ）に、第４実施形態に係る半導体製造装置１０の構成を示す。第１〜第３実施形態と同一の要素については同一符号を付して説明は省略する。図１１（ａ）は、第４実施形態に係る半導体製造装置１０を側面方向から見た断面図であり、図１１（ｂ）の１０−１０線における縦断面図を示している。図１１（ｂ）は第４実施形態に係る半導体製造装置１０を上面から見た図であり、第１実施形態と同様に、搬送室１６、これに接続されるロードロック室３０及びロードポート２８を有している。また、第１成膜室１２及び第２成膜室１４は搬送室１６の両脇に配置されている。第１実施形態と異なる点は、第１成膜室１２及び第２成膜室１４が、市松模様状に配置されていることである。
また、第４実施形態では、半導体基板２４の移動方法が異なる。ここで、第４実施形態においては、第１成膜室１２１及び１２２、第２成膜室１４１及び１４２が一組となり、それぞれが互い違いとなるように、市松模様状に配置されている。この結果、これらは、反時計回りに、第１成膜室１２１、第２成膜室１４１、第１成膜室１２２、第２成膜室１４２という順に円を描くよう配置されることになる。
第４実施形態においては、図１１（ｂ）のＡ１に示すように、アームロボット２６によってウェハステージ２２上に載置された半導体基板２４は、第１成膜室１２１、第２成膜室１４１、第１成膜室１２２、第２成膜室１４２という順に、円を描くように移動することによって、第１成膜室１２における成膜と、第２成膜室１４における成膜を交互に実施することができる。
また、第４実施形態においては、ウェハステージ２２上に載置された半導体基板２４は、図１１（ｂ）のＡ２に示すように、第１成膜室１２１と第２成膜室１４１の間、及び第１成膜室１２２と第２成膜室１４２の間を振り子のように移動させて、第１成膜室１２１における成膜と第２成膜室１４１における成膜、及び第１成膜室１２２における成膜と第２成膜室１４２における成膜を交互に実施することができる。
また、図１１（ｂ）のＡ３に、搬送室１６を中心に、図において左右に位置する第１成膜室１２及び第２成膜室１４が、市松模様に配置された一例を示している。Ａ３に示すように、第１成膜室１２１と第２成膜室１４１がペアになって搬送室１６右側に縦並びに配置され、同様に、第１成膜室１２２と第２成膜室１４２がペアになって搬送室１６の左側に縦並びに配置されている。Ａ３に示す例では、第１成膜室１２１と第２成膜室１４１の間、及び第１成膜室１２２と第２成膜室１４２の間を振り子のように移動させる。これにより、第１成膜室１２１における成膜と第２成膜室１４１における成膜、及び第１成膜室１２２における成膜と第２成膜室１４２における成膜を交互に実施することができる。
この構成により第１実施形態と同様の効果を奏することができる。
（第５実施形態）
図１２（ａ）〜（ｃ）、及び図１３（ａ）〜（ｃ）に、第５実施形態に係る半導体製造装置１０を示す。第１〜第４実施形態と同一の要素については同一符号を付して説明は省略する。第５実施形態に係る半導体製造装置１０は、ターンテーブル２０とウェハステージ２２及びその昇降機構が別体として切り離されており、ウェハステージ２２（２２１及び２２２）は独自の昇降機構であるステージ軸３３１及び３３２を備えている。以下、ウェハステージ２２を総称しても用いる場合は符号２２を用い、個々のウェハステージ２２を指す場合は符号２２１、２２２を用いる。半導体基板２４についても同様とする。
また、ターンテーブル２０はウェハステージ２２が通り抜けられる貫通口２０ｄを有している。ターンテーブル２０上面及びウェハステージ２２には、エッジリング２２３、２２４が載置されるための座ぐり２０ｅ、２０ｆが設けられている。エッジリング２２３、２２４は、リング状の部材であり、例えば成膜室と接する部分は、前述の耐腐食性密閉部材３４と同様に弾性体により形成されている。エッジリング２２３、２２４は、ターンテーブル２０、ウェハステージ２２、第１成膜室１２、第２成膜室１４の何れとも固定されていない。座ぐり２０ｅ及び２０ｆにより一つの溝が形成されており、この溝内にエッジリング２２３、２２４が配置される。エッジリング２２３、２２４の幅は、座ぐり２０ｅと２０ｆを加えた長さから、わずかな遊びを差し引いた寸法に設定されている。エッジリング２２３、２２４は、溝内において、ターンテーブル２０とウェハステージ２２との境界線上を覆うように配置されている。溝内に配置されたエッジリング２２３、２２４の上面は、わずかにターンテーブル２０及びウェハステージ２２上面より突出している。ターンテーブル２０及びウェハステージ２２が上昇し、第１成膜室１２及び第２成膜室１４の下面にエッジリング２２３、２２４が押し付けられることにより、第１成膜室１２、第２成膜室１４、及びエッジリング２２３、２２４がこれらの境界を塞ぐようにして密着し、これにより第１成膜室１２及び第２成膜室１４が密閉される。
貫通口２０ｄの直径はウェハステージ２２の直径よりも大きい。貫通口２０ｄの直径は、エッジリング２２３、２２４の外径よりも小さく内径よりも大きい。ウェハステージ２２の直径は、エッジリング２２３、２２４の内径よりも大きく外径よりも小さい。ターンテーブル２０とウェハステージ２２の境界は、エッジリング２２３、２２４の幅方向の略中央に位置する。ウェハステージ２２は貫通口２０ｄを通り抜けることができるが、エッジリング２２３、２２４の存在により半導体基板２４は通り抜けることができない。ウェハステージ２２の降下によって（相対的には、ターンテーブル２０の上昇によっても）、ウェハステージ２２は貫通口２０ｄを通り抜けるが、エッジリング２２３、２２４はターンテーブル２０の座ぐり２０ｅ上に残されるようにして載置される。ウェハステージ２２の上昇によって（相対的には、ターンテーブル２０の下降によっても）、ウェハステージ２２は貫通口２０ｄを通り抜けるが、エッジリング２２３、２２４はウェハステージ２２の座ぐり２０ｆ上に載置され、ウェハステージ２２と共に上昇する。半導体基板２４が載置されている場合は、半導体基板２４の下にはエッジリング２２３、２２４が配置されており、従って半導体基板２４はエッジリング２２３、２２４と共に移動する。
ここで、半導体基板２４の移動過程について説明する。まず図１２（ａ）は半導体基板２４に対する成膜プロセスが終了したタイミングを示している。半導体基板２４１はウェハステージ２２１上に載置された状態で第１成膜室１２に配置され、第１成膜室１２における成膜処理が施された直後の状態である。半導体基板２４２は、ウェハステージ２２２上に載置された状態で第２成膜室１４に配置され、第２成膜室１４における成膜処理が施された状態である。ターンテーブル２０及びウェハステージ２２は上昇しており、第１成膜室１２及び第２成膜室１４を、その下面にエッジリング２２３、２２４を押し付けるようにして密閉している。
次に、図１２（ｂ）に示すように、半導体基板２４１が載置されたウェハステージ２２１、及びターンテーブル２０を下降させ、さらにウェハステージ２２１を下降させることにより、エッジリング２２３はターンテーブル２０の座ぐり２０ｅ上に残されるように載置され、その上の半導体基板２４１も同様にしてターンテーブル２０上のエッジリング２２３上に載置される。次いで、図１２（ｃ）に示すように、半導体基板２４２が載置されたウェハステージ２２２を下降させ、半導体基板２４２をターンテーブル２０の座ぐり２０ｅ上のエッジリング２２４上に載置する。ウェハステージ２２１、及び２２２は、貫通口２０ｄを通りぬけ、ターンテーブル２０の下方に位置する。
次いで、図１３（ａ）に示すように、テーブル軸３２を回転させることによりターンテーブル２０を回転させる。回転角は１８０度である。これにより、半導体基板２４１と半導体基板２４２の位置が入れ替わり、図においてターンテーブル２０の右側の座ぐり２０ｅ上に半導体基板２４２が載置され、図においてターンテーブル２０左側の座ぐり２０ｅ上に半導体基板２４１が載置される。
次に、図１３（ｂ）に示すように、ウェハステージ２２１を上昇させることにより半導体基板２４２をターンテーブル２０上から持ち上げ、第１成膜室１２に配置させる。次いで、図１３（ｃ）に示すように、ウェハステージ２２２を上昇させることにより半導体基板２４１を持ち上げ、第２成膜室１４に配置させる。次いで、半導体基板２４２に対して第１成膜室１２における成膜処理が施され、半導体基板２４１に対して第２成膜室１４における成膜処理が施される。
本実施形態では、プロセスに応じてターンテーブルの昇降も行っているが、例えば図１３（a）のターンテーブル位置のまま、ターンテーブルの高さが固定され、ウェハステージの昇降のみによって、ウェハの搬入出が行われてもよい。これにより、動作や機構を省略することができる。また本実施形態においても、成膜時のウェハ裏面およびベベル部の膜付きを防止するとともに、上記気密シール部の保護のため、ステージおよびエッジリングに設置されたガス供給機構（図示しない）からの不活性ガスの導入が可能であることはいうまでもない。
なお、第５実施形態における搬送室１６は図示していないが、図１に示す半導体製造装置１０と同じように、移設室１８に接続する構成としてもよいし、図９に示す半導体製造装置１０と同じように、第１成膜室１２に接続する構成としてもよい。また、図１２（ｂ）及び（ｃ）、図１３（ｂ）及び（ｃ）のように、ウェハステージ２２１及び２２２を個別に動かした例を示したが、ウェハステージ２２１及び２２２を同時に昇降させるように動かしてもよい。
このように、第５実施形態によれば、第１成膜室１２及び第２成膜室１４に対して、専用のウェハステージ２２１，２２２を設けることができる。例えば第１成膜室１２がスパッタリング装置であり、第２成膜室１４がＣＶＤ装置である場合、第１実施形態では、ウェハステージ２２１及び２２２は、ターンテーブル２０の回転と共に移動するため、第１成膜室１２及び第２成膜室１４の両方に対応して使用可能に構成される必要がある。これに対して、第５実施形態では、ウェハステージ２２１は第１成膜室１２にのみ使用されるため、この用途に適した構造、機能を備えさせることができる。同様に、ウェハステージ２２２は第２成膜室１４にのみ使用されるため、この用途に適した構造、機能を備えさせることができる。すなわち、第５実施形態では、ウェハステージ２２１及び２２２を各成膜装置に適した構成とすることができ、これにより、装置の自由度が高まり、さらに、プロセス安定性、及び高品質な成膜に寄与することができる。
また、第５実施形態によれば、第１成膜室１２で処理した半導体基板２４１と、第２成膜室１４で処理した半導体基板２４２を別個独立に搬出することができる。例えば、第１成膜室１２でのプロセス時間が、第２成膜室１４でのプロセス時間よりも短い場合に、第１成膜室１２で処理した半導体基板２４１を先に搬出することができる。これにより、例えば、その後、第１成膜室１２の搬入口の図示しない開閉手段を閉じ、次の半導体基板２４の搬入前に、第１成膜室１２内の雰囲気あるいは圧力などを調整することが可能である。しかも、これを、第２成膜室１４により半導体基板２４２を処理している時間に、行うことができる。またさらに、第１成膜室１２での雰囲気の調整を行っているうちに、第２成膜室１４にて次の半導体基板２４の処理を行うことも可能である。あるいは、例えば、第２成膜室１４での雰囲気の調整を行いたい場合は、第２成膜室１４での雰囲気の調整を行っているうちに、第１成膜室１２に半導体基板２４を搬入し、成膜処理を行うということも可能である。このように、各成膜装置で独立して半導体基板２４の搬出入を行うことができるため、上述のように、プロセスの自由度が増す。また、各成膜装置のプロセス時間の違いにより生じた空き時間の有効活用ができ、ウェハ移設室との圧力調整時間等を短縮化し、これにより全体のスループットの向上に寄与することができる。
（他の実施形態）
上記に説明した実施形態は、様々な半導体装置に適用することができる。例えば、ＮＡＮＤ型又はＮＯＲ型のフラッシュメモリ、ＥＰＲＯＭ、あるいはＤＲＡＭ、ＳＲＡＭ、その他の半導体記憶装置、あるいは種々のロジックデバイス、その他の半導体装置に適用しても良い。
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１０は半導体製造装置、１２、１２１、１２２は第１成膜室、１４、１４１、１４２は第２成膜室、１６は搬送室、１８は移設室、２０はターンテーブル、２２、２２１、２２２はウェハステージ、２４、２４１、２４２は半導体基板を示す。

Claims (4)

  1. 少なくとも第１の半導体基板と第２の半導体基板を載置可能で、回転することで前記第１の半導体基板と前記第２の半導体基板の位置を移動可能に構成されたターンテーブルと、前記ターンテーブルを格納する移設室とを有し、
    前記ターンテーブルの回転及び前記ターンテーブルに載置された前記第１の半導体基板と前記第２の半導体基板の昇降により、前記第１の半導体基板と前記第２の半導体基板を、第１成膜室及び第２成膜室間で移設し、前記第１の半導体基板と前記第２の半導体基板上に積層膜を形成するものであり、
    前記第１成膜室、前記第２成膜室及び前記移設室は減圧されており、
    前記移設室内の圧力に対して、少なくとも前記第１成膜室及び前記第２成膜室の一方は、揚圧である半導体装置の製造方法。
  2. 前記第１成膜室では酸化性雰囲気中で成膜が行われ、前記第２成膜室では被酸化性物質の成膜が行われる請求項１に記載の半導体装置の製造方法。
  3. さらに、前記移設室に接続する搬送室を有しており、
    前記第１成膜室と、前記第２成膜室と、前記移設室と、前記搬送室は、減圧雰囲気にされている請求項１又は２に記載の半導体装置の製造方法。
  4. 少なくとも第１の半導体基板と第２の半導体基板を載置可能で、回転することで前記第１の半導体基板と前記第２の半導体基板の位置を移動可能に構成されたターンテーブルと、
    前記ターンテーブルに載置された前記第１の半導体基板と前記第２の半導体基板の昇降により搬入出可能な位置にそれぞれ開口を有する第１成膜室及び第２成膜室と、前記ターンテーブルを格納する移設室と、
    前記移設室又は前記第１成膜室及び前記第２成膜室の何れかに接続される搬送室と、を備え、
    少なくとも、前記第１成膜室、前記第２成膜室及び前記移設室は減圧されており、
    前記移設室内の圧力に対して、少なくとも前記第１成膜室及び前記第２成膜室の一方は、揚圧である半導体製造装置。
JP2015051953A 2015-03-16 2015-03-16 半導体装置の製造方法、及び半導体製造装置 Active JP6457307B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015051953A JP6457307B2 (ja) 2015-03-16 2015-03-16 半導体装置の製造方法、及び半導体製造装置
US14/751,603 US9779978B2 (en) 2015-03-16 2015-06-26 Method of manufacturing semiconductor device and semiconductor manufacturing apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015051953A JP6457307B2 (ja) 2015-03-16 2015-03-16 半導体装置の製造方法、及び半導体製造装置

Publications (3)

Publication Number Publication Date
JP2016172881A JP2016172881A (ja) 2016-09-29
JP2016172881A5 JP2016172881A5 (ja) 2017-03-30
JP6457307B2 true JP6457307B2 (ja) 2019-01-23

Family

ID=56923758

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015051953A Active JP6457307B2 (ja) 2015-03-16 2015-03-16 半導体装置の製造方法、及び半導体製造装置

Country Status (2)

Country Link
US (1) US9779978B2 (ja)
JP (1) JP6457307B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6319158B2 (ja) * 2015-04-03 2018-05-09 トヨタ自動車株式会社 成膜方法および成膜装置
JP6538436B2 (ja) * 2015-06-18 2019-07-03 株式会社Ｓｃｒｅｅｎホールディングス 基板処理装置および基板処理方法
US9905462B2 (en) 2015-08-20 2018-02-27 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
KR102174207B1 (ko) 2016-07-29 2020-11-04 몰레큘러 임프린츠 인코퍼레이티드 마이크로리소그래피에서 로딩하는 기판
JP7333712B2 (ja) * 2019-06-05 2023-08-25 東京エレクトロン株式会社 静電チャック、支持台及びプラズマ処理装置
US11631571B2 (en) 2019-08-12 2023-04-18 Kurt J. Lesker Company Ultra high purity conditions for atomic scale processing

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6063244A (en) * 1998-05-21 2000-05-16 International Business Machines Corporation Dual chamber ion beam sputter deposition system
JP3064268B2 (ja) * 1998-10-29 2000-07-12 アプライド マテリアルズ インコーポレイテッド 成膜方法及び装置
JP4683453B2 (ja) * 2001-04-27 2011-05-18 芝浦メカトロニクス株式会社 真空処理装置
US20070215036A1 (en) * 2006-03-15 2007-09-20 Hyung-Sang Park Method and apparatus of time and space co-divided atomic layer deposition
JP2009065068A (ja) 2007-09-10 2009-03-26 Tokyo Electron Ltd 基板処理装置、基板処理装置の汚染抑制方法及び記憶媒体
JP2012054508A (ja) * 2010-09-03 2012-03-15 Tokyo Electron Ltd 成膜装置
US8399353B2 (en) 2011-01-27 2013-03-19 Tokyo Electron Limited Methods of forming copper wiring and copper film, and film forming system
US9135338B2 (en) 2012-03-01 2015-09-15 Harris Corporation Systems and methods for efficient feature based image and video analysis

Also Published As

Publication number Publication date
US20160276204A1 (en) 2016-09-22
JP2016172881A (ja) 2016-09-29
US9779978B2 (en) 2017-10-03

Similar Documents

Publication Publication Date Title
JP6457307B2 (ja) 半導体装置の製造方法、及び半導体製造装置
KR101522739B1 (ko) 성막 장치, 성막 방법 및 기억 매체
US10790138B2 (en) Method and system for selectively forming film
TWI612178B (zh) 成膜裝置
JP6478813B2 (ja) 金属膜の成膜方法
JP5083193B2 (ja) 成膜装置、成膜方法及び記憶媒体
JP5093162B2 (ja) 成膜装置、成膜方法及び記憶媒体
US9136133B2 (en) Method of depositing film
JP2016225396A (ja) 金属膜のストレス低減方法および金属膜の成膜方法
JP5093078B2 (ja) 成膜装置
TW202015110A (zh) 金屬薄膜之催化沉積
US11214864B2 (en) Method for reducing metal contamination and film deposition apparatus
JP2012084598A (ja) 成膜装置、成膜方法及び記憶媒体
KR20150089942A (ko) 기판 처리 방법 및 기판 처리 장치
CN111492467A (zh) 钌的选择性原子层沉积
JP2016102242A (ja) 基板処理装置、半導体装置の製造方法およびプログラム
JP2006286716A (ja) 半導体デバイスの製造方法
KR20190037126A (ko) 선택 성막 방법 및 반도체 장치의 제조 방법
KR20120046065A (ko) 종형 열처리 장치
KR101730229B1 (ko) 루테늄막의 성막 방법 및 성막 장치와 반도체 장치의 제조 방법
JP2013182961A (ja) 半導体製造装置及び半導体装置の製造方法
US9873943B2 (en) Apparatus and method for spatial atomic layer deposition
JP6417916B2 (ja) 基板搬送方法、基板処理装置、及び記憶媒体
JP6906439B2 (ja) 成膜方法
KR102650982B1 (ko) 성막 방법, 반도체 장치의 제조 방법, 성막 장치 및 반도체 장치를 제조하는 시스템

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170224

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170224

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170626

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171128

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180703

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180713

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181120

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181220

R150 Certificate of patent or registration of utility model

Ref document number: 6457307

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350