KR20030084571A - 반도체 장치의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 216
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 238000000034 method Methods 0.000 claims abstract description 130
- 230000008569 process Effects 0.000 claims abstract description 81
- 230000005855 radiation Effects 0.000 claims abstract description 44
- 230000000630 rising effect Effects 0.000 claims abstract description 14
- 238000010438 heat treatment Methods 0.000 claims description 22
- 238000001514 detection method Methods 0.000 claims description 12
- 238000011946 reduction process Methods 0.000 claims 1
- 238000005336 cracking Methods 0.000 abstract description 5
- 238000005452 bending Methods 0.000 abstract description 3
- 235000012431 wafers Nutrition 0.000 description 121
- 239000000758 substrate Substances 0.000 description 60
- 229910052736 halogen Inorganic materials 0.000 description 26
- 150000002367 halogens Chemical class 0.000 description 26
- 239000010410 layer Substances 0.000 description 15
- 239000012535 impurity Substances 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910015900 BF3 Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000009529 body temperature measurement Methods 0.000 description 2
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000004093 laser heating Methods 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
- H01L21/67248—Temperature monitoring
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
RTP장치에 있어서 지름 300mm의 반도체 웨이퍼의 깨짐을 방지할 수 있는 기술을 제공한다. 이를 위하여 승온(昇溫) 과정과 최종 소정 온도를 소정 시간 동안 유지하는 주된 처리 과정과 강온(降溫) 과정으로 이루어진 RTP처리를 지름 300mm의 반도체 웨이퍼에 실시할 때, 반도체 웨이퍼의 온도를 방사 온도계로 측정하며, 500℃ 미만의 승온 과정에서는 반도체 웨이퍼의 면내(面內) 온도차를 90℃ 미만으로 하는 개방 루프 제어(open loop control)를 하고, 500℃ 이상의 승온 과정 및 주된 처리 과정에서는 폐쇄 루프 제어(closed loop control)를 함으로써 반도체 웨이퍼의 휘어짐을 억제하여 깨짐을 방지한다.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로서, 특히 RTP(Rapid Thermal Processing) 방식을 채택한 반도체 웨이퍼의 열처리 공정에 적용하기에 유효한 기술에 관한 것이다.
반도체 장치의 최소 디자인룰이 축소됨에 따라, 예를 들어 0.1μm 이하인 얕은 접합이 요구되고 있다. 얕은 접합은 보다 낮은 가속 에너지로 기판에 불순물을 얕게 이온주입함으로써 형성할 수 있는데, 이온주입 후에 이온주입된 불순물을 격자점에 재배열시켜 활성화하거나 이온주입으로 인해 생긴 결정 손상을 회복시키기 위하여 기판을 열처리할 필요가 있다.
이 때문에, 온도를 상대적으로 서서히 올리거나 내리거나 하는 배치(batch)식 열처리 장치 대신 승온(昇溫) 속도를 매초 10℃ 이상으로 할 수 있는 RTP장치를 열처리 공정에서 사용하여, 이온주입과 열처리로 얕은 접합을 형성하고 있다.
RTP장치에서는 반도체 웨이퍼의 면내(面內) 온도를 균일화하기 위한 열처리 방법이나 장치에 관한 여러 가지 연구가 진행되고 있다.
예를 들어 일본 특개평(特開平)6-260426호 공보에는 방사 온도계의 온도 측정 위치를 웨이퍼 가장자리로서 웨이퍼 반지름의 70% 이상 떨어진 복수의 다른 위치로 하는 동시에 복수의 측정점 사이의 온도차가 승온 과정 및 고온 보유시 5℃ 이내가 되도록 가열을 하는 방법 및 장치가 개시되어 있다.
또한 미국 특어 5920797호는 지름 300mm의 반도체 웨이퍼를 열처리할 때, 웨이퍼 중심부와 주변부 간의 온도차가 3℃ 가 되도록 제어하여 스트레스 저감을 꾀하는 기술을 개시하고 있다.
또한, 예를 들어 램프 가열을 하는 RTP장치에서는 방사 온도계를 사용하여 반도체 웨이퍼의 온도를 모니터링하며, 그 결과를 램프 파워에 피드백히여 반도체 웨이퍼의 온도를 제어하는 소위 폐쇄 루프 제어(closed loop control)가 채택되고 있다.
본 발명자들은 가열원으로서 할로겐 램프를 구비한 RTP장치를 사용하여 지름 300mm의 반도체 웨이퍼를 열처리하는 방법에 대하여 검토했다.
반도체 웨이퍼의 온도가 500℃ 미만의 온도 영역에서는 반도체 웨이퍼를 구성하는 실리콘 단결정의 광흡수가 1~5μm 정도의 파장 영역에서 상대적으로 약하게 된다. 그러므로 0.8~2.5μm 정도의 검출 파장을 가진 방사 온도계가 외란광(外亂光), 예를 들어 약 1μm를 피크로 하는 적외 영역에 분포하는 파장을 가진 할로겐 램프광을 검지하여, 반도체 웨이퍼의 온도를 정확하게 모니터링하지 못하게 되는 문제가 생긴다.
그래서 반도체 웨이퍼의 온도가 500℃ 미만의 승온 과정에서는 미리 램프 파워를 설정하여 반도체 웨이퍼를 가열하는 소위 개방 루프 제어(open loop control)가 채택되고 있다. 그리고 반도체 웨이퍼의 온도가 약 500℃가 된 시점에서 폐쇄 루프 제어로 바꾸어, 500℃ 이상의 승온과 최종 소정 온도를 소정 시간 동안 유지하는 주된 처리를 실시한고 있다.
그러나 RTP처리 중에는 반도체 웨이퍼를 회전시킴으로써 면내 온도 균일성을확보하므로 반도체 웨이퍼에 휘어짐이 생긴 경우에는 RTP처리 중에 반도체 웨이퍼가 장치의 스테이지에서 벗어나 반도체 웨이퍼가 깨질 수 있다.
지름 300mm의 반도체 웨이퍼는 승온 중에 면내 온도가 불균일하게 되기 쉽으며, 지름 200mm 이하의 반도체 웨이퍼에 비하여 휘어짐량의 절대값이 커진다. 또한 개방 루프 제어를 하는 500℃ 미만의 승온 과정에서는 폐쇄 루프 제어를 하는 500℃ 이상의 승온 과정, 주된 처리 과정 및 강온(降溫) 과정에 비하여 반도체 웨이퍼의 면내 온도가 불균일하게 되기 쉽다.
이 때문에 지름 300mm의 반도체 웨이퍼를 RTP처리할 때, 특히 개방 루프 제어를 하는 500℃ 미만의 승온 과정에서 반도체 웨이퍼의 휘어짐으로 인한 깨짐의 문제가 현저히 나타나게 된다.
본 발명의 목적은 RTP장치에 있어서 지름 300mm의 반도체 웨이퍼의 깨짐을 방지할 수 있는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 분명해질 것이다.
도 1은 본 발명의 한 실시 형태를 설명하기 위한 반도체 웨이퍼 및 RTP장치에 장착된 방사 온도계의 배치를 나타낸 개략도이다.
도 2는 도 1에 나타낸 5개의 방사 온도계로 측정된 RTP처리 중의 지름 300mm의 반도체 웨이퍼 온도 분포의 일례를 나타낸 그래프도이다.
도 3은 개방 루프 제어를 하는 500℃ 미만의 승온 과정에서의 지름 300mm의 반도체 웨이퍼 면내 온도차의 일례를 나타낸 그래프도이다.
도 4는 본 발명을 CMOS 디바이스의 제조 방법에 적용한 일례를 공정순으로 나타낸 반도체 기판의 주요부 단면도이다.
도 5는 본 발명을 CMOS 디바이스의 제조 방법에 적용한 일례를 공정순으로 나타낸 반도체 기판의 주요부 단면도이다.
도 6은 본 발명을 CMOS 디바이스의 제조 방법에 적용한 일례를 공정순으로 나타낸 반도체 기판의 주요부 단면도이다.
도 7은 본 발명을 CMOS 디바이스의 제조 방법에 적용한 일례를 공정순으로 나타낸 반도체 기판의 주요부 단면도이다.
도 8은 본 발명을 CMOS 디바이스의 제조 방법에 적용한 일례를 공정순으로 나타낸 반도체 기판의 주요부 단면도이다.
도 9는 본 발명의 다른 실시 형태를 설명하기 위한 반도체 웨이퍼 및 RTP장치의 개략 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 소자 분리부
3 : p웰
4 : n웰
5 : 게이트 절연막
6 : 게이트 전극
7 : 캡 절연막
8 : n형 반도체 영역
8a : n형 확장 영역
8b : n형 확산 영역
9 : p형 반도체 영역
9a : p형 확장 영역
9b : p형 확산 영역
10 : 사이드월 스페이서
11:실리사이드층
11a : 코발트막
12 : 실시콘 산화막
13 : 접속 구멍
14 : 플러그
15:배선
16 : 층간 절연막
17 : 접속구멍
18 : 플러그
19 : 스토퍼 절연막
20 : 절연막
21 : 배선홈
22 : 배선
E1 : RTP장치
E2 : RTP장치
SW1 : 반도체 웨이퍼
SW2 : 반도체 웨이퍼
RA : 할로겐 램프
T1~T15 : 방사 온도계
Qn : n채널 MISFET
Qp : p채널 MISFET
본원에 있어서 개시되는 발명들 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
본 발명은 승온 과정과 최종 소정 온도를 소정 시간 동안 유지하는 주된 처리 과정과 강온 과정으로 이루어진 RTP처리를 지름 300mm의 반도체 웨이퍼에 실시할 때, 반도체 웨이퍼의 온도를 방사 온도계로 측정하여, 500℃ 미만의 승온 과정에서는 반도체 웨이퍼의 면내 온도차를 90℃ 미만으로 하는 개방 루프 제어를 하고, 500℃ 이상의 승온 과정 및 주된 처리 과정에서는 폐쇄 루프 제어를 하는 것이다.
본 발명은 승온 과정과 최종 소정 온도를 소정 시간 동안 유지하는 주된 처리 과정과 강온 과정으로 이루어진 RPT처리를 지름 300mm의 반도체 웨이퍼에 실시할 때, 500℃ 미만의 승온 과정에서 반도체 웨이퍼의 온도를 제1 검출 파장을 가진 제1 방사 온도계로 측정하고, 500℃ 이상의 승온 과정에서 반도체 웨이퍼의 온도를 제1 검출 파장과는 다른 제2 검출 파장을 가진 제2 방사 온도계로 측정하고, 각각의 온도 영역에서 폐쇄 루프 제어을 하는 것이다.
이하 본 발명의 실시 형태를 도면에 의거하여 상세하게 설명한다. 또한 실시 형태를 설명하기 위한 전체 도면 중에서 동일 기능을 가진 것은 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(실시 형태 1)
도 1은 본 발명의 한 실시 형태를 설명하기 위한 반도체 웨이퍼 및 RTP장치에 장착된 방사 온도계의 배치를 나타낸 개략도이다. 또한 도시하지는 않지만, 이 RTP장치의 가열원으로서 약 1μm를 피크로 하는 적외 영역에 분포되는 파장을 가진 할로겐 램프를 예로서 든다.
RTP장치(E1)에는 반도체 웨이퍼(SW1)의 반지름을 따라 거의 동일한 간격으로 5개의 방사 온도계(T1~T5)가 장착되며, 그 검출 파장은 예를 들어 0.8~2.5μm 정도이다. 또한 반도체 웨이퍼(SW1)는 방사 온도계(T1~T5)의 위치에 대응하여 5개의 영역으로 구분되고, 각각의 영역은 할로겐 램프에 의하여 온도가 독립적으로 제어될 수 있다. 반도체 웨이퍼(SW1)의 지름은 300mm이고, RTP처리시 반도체 웨이퍼(SW1)의 면내 온도 균일성을 향상시키기 위하여 반도체 웨이퍼(SW1)를 회전시킨다.
도 1에서는 방사 온도계(T1~T5)가 장착된 RTP장치(E1)를 예로서 들었지만, 그 갯수는 5개에 한정하지 않으며, 반도체 웨이퍼(SW1)의 면내 온도차를 소정 범위내로 하는데 필요한 갯수의 방사 온도계가 RTP장치(E1)에 장착될 수 있다. 또한 방사 온도계의 배치는 도 1에 나타낸 것 같은 동일 간격인 배치에 한정되는 것은 아니다.
또한 반도체 웨이퍼(SW1)의 면내 온도차라는 방사 온도계(T1~T5)로 측정한 온도의 최대값으로서, 이 온도차는 할로겐 램프의 램프 파워 설정 조건을 바꿈으로써 조정할 수 있다.
도 2는 상기 도 1에 나타낸 5개의 방사 온도계로 측정한 RTP처리중인 지름 300mm 반도체 웨이퍼의 온도 분포의 일례를 나타낸 그래프도이다.
반도체 웨이퍼(SW1)의 온도가 500℃ 이상의 승온 과정 및 1100℃의 주된 처리 과정에서는 5개의 방사 온도계(T1~T5)를 사용하여 반도체 웨이퍼(SW1)의 온도를 측정하고, 그 결과를 할로겐 램프의 램프 파워에 피드백함으로써 반도체 웨이퍼(SW1)의 온도를 제어한다(폐쇄 루프 제어). 이로써 반도체 웨이퍼(SW1)의 면내 온도를 대략 균일화할 수 있다.
이와 반대로 반도체 웨이퍼(SW1)의 온도가 500℃ 미만의 승온 과정에서는 방사 온도계(T1~T5)가 외란광, 예를 들어 할로겐 램프광을 검지하여 반도체웨이퍼(SW1)의 온도를 정확하게 모니터링하지 못하게 되므로, 미리 할로겐 램프의 램프 파워를 설정해 두고, 설정된 상기 램프 파워에 따라 반도체 웨이퍼(SW1)를 가열한다(개방 루프 제어). 따라서, 반도체 웨이퍼(SW1)에 면내 온도차가 쉽게 생긴다.
도 3은 개방 루프 제어를 하는 500℃ 미만의 승온 과정에서 지름 300mm 반도체 웨이퍼의 면내 온도차를 예시한 그래프도이다. 도 중의 실선은 제1 반도체 웨이퍼의 면내 온도차를 나타내고, 1점 쇄선은 제2 반도체 웨이퍼의 면내 온도차를 나타낸다. 제1 및 제2 반도체 웨이퍼의 온도를 측정하는 데는 상기 도 1에 나타낸 5개의 방사 온도계를 사용한다. 할로겐 램프의 램프 파워는 제1 및 제2 반도체 웨이퍼의 온도가 약 20초에 500℃ 정도가 되도록 설정되어 있는데, 제1 반도체 웨이퍼와 제2 반도체 웨이퍼 사이에서 할로겐 램프의 램프 파워 설정 조건은 서로 다르다.
면내 온도차가 50℃ 미만으로 억제된 제2 반도체 웨이퍼는 깨지지 않고 약 20초에 500℃ 정도에 도달하고, 그리고 폐쇄 루프 제어로 바꾼 후, 승온되어 1100℃의 주된 처리가 이루어진다.
이와 반대로 제1 반도체 웨이퍼는 면내 온도차가 약 90℃가 된 시점(약 12초)에서 RTP장치의 스테이지 위에서 벗어나 깨졌다. 그 후의 면내 온도차의 큰 변동은 방사 온도계가 할로겐 램프광을 직접적으로 측정했기 때문에 나타난 것이다.
따라서 개방 루프 제어를 하는 500℃ 미만의 승온 과정에서 반도체 웨이퍼의 면내 온도차가 90℃ 이상으로 되면, 반도체 웨이퍼에 발생된 휘어짐으로 인하여 반도체 웨이퍼가 RTP장치의 스테이지에서 쉽게 벗어날 것으로 판단된다. 그러므로 지름 300mm의 반도체 웨이퍼의 깨짐을 방지하기 위해서는 개방 루프 제어를 하는 500℃ 미만의 승온 과정에서 반도체 웨이퍼의 면내 온도차를 90℃ 미만으로 할 필요가 있다.
개방 루프 제어를 하는 500℃ 미만의 승온 과정에서 반도체 웨이퍼의 면내 온도차를 90℃ 미만으로 하기 위한 방법으로서는, 예로서 다음 세 가지 방법을 들 수 있다.
첫 번째 방법은 방사 온도계와는 다른 온도계, 예를 들어 열전쌍을 사용하여 200~500℃ 정도의 온도 영역에서 반도체 웨이퍼와 복수의 할로겐 램프의 램프 파워의 관계를 미리 구해 두고, 각각의 할로겐 램프의 램프 파워 조건을 최적화함으로써 반도체 웨이퍼의 면내 온도차를 90℃ 미만으로 하는 방법이다. 온도 측정용 반도체 웨이퍼로서는, 예를 들어 열전쌍이 내장된 반도체 웨이퍼 등을 이용할 수 있다. 이 방법에 따르면 500℃ 미만 및 500℃ 이상의 양쪽 온도 영역에서 반도체 웨이퍼의 승온 속도를, 예를 들어 매초 10℃ 이상으로 상대적으로 크게 할 수 있다.
두 번째 방법은 복수의 할로겐 램프의 램프 파워를 서서히 올림으로써 RTP장치의 챔버내에 삽입된 반도체 웨이퍼의 500℃ 미만의 온도 영역에서 승온 속도를, 예를 들어 매초 10℃ 미만으로 상대적으로 작게 하여 반도체 웨이퍼의 면내 온도차를 90℃ 미만으로 하는 방법이다. 이 방법에 따르면 모든 할로겐 램프의 램프 파워 조건을 동일하게 할 수 있다. 또한, 500℃ 이상의 온도 영역에서 반도체 웨이퍼의 승온 속도를, 예를 들어 매초 10℃ 이상으로 상대적으로 크게 할 수 있다.
세 번째 방법은 방사 온도계의 측정값에서 할로겐 램프광의 기여분을 뺌으로써 반도체 웨이퍼의 온도를 구하여, 반도체 웨이퍼의 면내 온도차를 90℃ 미만으로 하는 방법이다. 방사 온도계의 측정값 가운데 할로겐 램프광의 기여분에는 웨이퍼 온도 의존성이 있는데, 이 특성을 미리 구해, 온도 제어 시스템에 짜 넣어 둔다. 이 방법에 따르면 500℃ 미만의 온도 영역에서도 웨이퍼 면내 온도차를 구할 수 있다.
다음으로, 본 발명을 CMOS(Complementary Metal Oxide Semiconductor) 디바이스의 제조 방법에 적용한 일례를 도 4 ~ 도 8에 나타내는 반도체 기판의 주요부 단면도를 이용하면서 설명한다.
우선 도 4에 나타낸 바와 같이, 예를 들어 p형 실리콘 단결정으로 된 반도체 기판(1)을 준비한다. 반도체 기판(1)은 예를 들어 지름 300mm의 둥근 박(薄)판 형태로 가공된 반도체 웨이퍼이다. 다음에 소자 분리 영역의 반도체 기판(1)에 소자 분리홈을 형성한 후, 반도체 기판(1) 위에 CVD(Chemical Vapor Deposition)법으로 퇴적한 실시콘 산화막을 에치백(etchback) 또는 CMP(Chemical Mechanical Polishing)법으로 연마하며, 소자 분리홈 내부에 실시콘 산화막을 남김으로써 소자 분리부(2)를 형성한다.
다음에 레지스트 패턴을 마스크로 하여 반도체 기판(1)에 불순물을 이온주입함으로써 p웰(3) 및 n웰(4)을 형성한다. p웰(3)에는 p형 도전형을 보이는 불순물, 예를 들어 붕소(boron)를 이온주입하고, n웰(4)에는 n형 도전형을 보이는 불순물, 예를 들어 인을 이온주입한다. 그 후 각 웰 영역에 MISFET(Metal InsulatorSemiconductor Field Effect Transistor)의 임계값을 제어하기 위한 불순물을 이온주입하여도 된다.
다음에 가열원으로서 할로겐 램프를 구비한 매엽식 RTP장치를 사용하여, 게이트 절연막(5)이 되는 두께 2nm 정도의 실시콘 산화막을 반도체 기판(1)의 표면에 형성한다.
우선 매엽식 RTP장치의 챔버내에 반도체 기판(1)을 삽입하고, 반도체 기판(1)의 면내 온도차를 90℃ 미만으로 한 개방 루프 제어에 의하여 반도체 기판(1)의 온도를 500℃ 정도까지 승온시킨다. 그 후 반도체 기판(1)의 온도가 약 500℃가 된 시점에서 폐쇄 루프 제어로 바꾸어, 반도체 기판(1)을 900℃까지 승온시킨다. 이어서 900℃에서 반도체 기판(1)을 소정 시간 동안 열산화한 후 할로겐 램프의 램프 파워를 끊어, 반도체 기판(1)을 강온시킨다. 그리고 나서 반도체 기판(1)의 온도가, 예를 들어 150~200℃ 정도가 된 시점에서 반도체 기판(1)을 매엽식 RTP장치의 챔버에서 꺼낸다.
다음에 도 5에 나타낸 바와 같이 게이트 전극이 되는 실리콘 다결정막 및 캡(cap) 절연막이 되는 실시콘 산화막을 순차적으로 퇴적하여 적층막을 형성한 후, 레지스트 패턴을 마스크로 하여 상기 적층막을 에칭함으로써 게이트 전극(6) 및 캡 절연막(7)을 형성한다.
다음에 p웰(3)에 n형 도전성을 보이는 불순물, 예를 들어 비소를 이온주입함으로써 p웰(3) 위의 게이트 전극(6) 양쪽에 n형 확장(擴張) 영역(8a)을 형성한다. n형 확장 영역(8a)은 게이트 전극(6)에 대하여 자기정렬적으로 형성된다. 마찬가지로 n웰(4)에 p형 도전성을 보이는 불순물, 예를 들어 불화 붕소를 이온주입함으로써 n웰(4) 위의 게이트 전극(6) 양쪽에 p형 확장 영역(9a)을 형성한다. p형 확장 영역(9a)은 게이트 전극(6)에 대하여 자기정렬적으로 형성된다.
그 후 반도체 기판(1) 위에 CVD법으로 실시콘 산화막을 퇴적하고, 이 실시콘 산화막을 이방성 에칭함으로써 게이트 전극(6) 측벽에 사이드월 스페이서(10)를 형성한다.
다음에 p웰(3)에 n형 도전성을 보이는 불순물, 예를 들어 비소를 이온주입함으로써 p웰(3) 위의 게이트 전극(6) 양쪽에 n형 확산(擴散) 영역(8b)을 형성한다. n형 확산 영역(8b)은 게이트 전극(6) 및 사이드월 스페이서(10)에 대하여 자기정렬적으로 형성되고, n형 확장 영역(8a) 및 n형 확산 영역(8b)으로 된 n형 반도체 영역(8)은 n채널 MISFET(Qn)의 소스·드레인으로서 기능을 한다.
마찬가지로 n웰(4)에 p형 도전성을 보이는 불순물, 예를 들어 불화 붕소를 이온주입함으로써 n웰(4) 위의 게이트 전극(6) 양쪽에 p형 확산 영역(9b)을 형성한다. p형 확산 영역(9b)은 게이트 전극(6) 및 사이드월 스페이서(10)에 대하여 자기정렬적으로 형성되고, p형 확장 영역(9a) 및 p형 확산 영역(9b)으로 된 p형 반도체 영역(9)은 p채널 MISFET(Qp)의 소스·드레인으로서 기능을 한다.
다음에 매엽식 RTP장치를 사용하여 반도체 기판(1)에 이온주입된 불순물을 활성화시키기 위한 열처리를 한다.
먼저 매엽식 RTP장치의 챔버내에 반도체 기판(1)을 삽입하며, 반도체 기판(1)의 면내 온도차를 90℃ 미만으로 한 개방 루프 제어에 의하여 반도체기판(1)의 온도를 500℃ 정도까지 승온시킨다. 그 후 반도체 기판(1)의 온도가 약 500℃가 된 시점에서 폐쇄 루프 제어로 바꾸어, 반도체 기판(1)을 1000℃까지 승온시킨다. 이어서 1000℃에서 반도체 기판(1)에 소정 시간 동안 주된 처리를 한 후, 할로겐 램프의 램프 파워를 끊어, 반도체 기판(1)을 강온시킨다. 그리고 나서 반도체 기판(1)의 온도가, 예를 들어 150~200℃ 정도로 된 시점에서 반도체 기판(1)을 매엽식 RTP장치의 챔버에서 꺼낸다.
다음에 도 6에 나타낸 바와 같이 반도체 기판(1) 위에 두께 10~20nm 정도의 코발트막(11a)을, 예를 들어 스퍼터링법으로 퇴적한다. 이어서 매엽식 RTP장치를 사용하여 반도체 기판(1)을 열처리함으로써 n채널 MISFET(Qn)의 소스, 드레인을 구성하는 n형 반도체 영역(8) 표면 및 p채널 MISFET(Qp)의 소스, 드레인을 구성하는 p형 반도체 영역(9) 표면에 두께 30nm 정도의 실리사이드층(11)을 선택적으로 형성한다.
먼저 매엽식 RTP장치의 챔버내에 반도체 기판(1)을 삽입하며, 반도체 기판(1)의 면내 온도차를 90℃ 미만으로 한 개방 루프 제어에 의하여 반도체 기판(1)의 온도를 500℃ 정도까지 승온시킨다. 그 후 폐쇄 루프 제어로 바꾸어 반도체 기판(1)의 온도를 500℃로 하고, 500℃에서 반도체 기판(1)에 소정 시간 동안 주된 처리를 한 후 할로겐 램프의 램프 파워를 끊어, 반도체 기판(1)을 강온시킨다. 그리고 나서 반도체 기판(1)의 온도가, 예를 들어 150~200℃ 정도로 된 시점에서 반도체 기판(1)을 매엽식 RTP장치의 챔버에서 꺼낸다.
다음에 도 7에 나타낸 바와 같이 미반응의 코발트막(11a)을 제거하고, 이어서 매엽식 RTP장치를 사용하여 반도체 기판(1)에 실리사이드층(11)의 저저항화를 위한 열처리를 한다.
먼저 매엽식 RTP장치의 챔버내에 반도체 기판(1)을 삽입하며, 반도체 기판(1)의 면내 온도차를 90℃ 미만으로 한 개방 루프 제어에 의하여 반도체 기판(1)의 온도를 500℃ 정도까지 승온시킨다. 그 후 반도체 기판(1)의 온도가 약 500℃가 된 시점에서 폐쇄 루프 제어로 바꾸어, 반도체 기판(1)을 800℃까지 승온시킨다. 이어서 800℃에서 반도체 기판(1)에 소정 시간 동안 주된 처리를 한 후 할로겐 램프의 램프 파워를 끊어, 반도체 기판(1)을 강온시킨다. 그리로 나서 반도체 기판(1)의 온도가, 예를 들어 150~200℃ 정도로 된 시점에서 반도체 기판(1)을 매엽식 RTP장치의 챔버에서 꺼낸다.
다음에 도 8에 나타낸 바와 같이 반도체 기판(1) 위에 실시콘 산화막(12)을 형성한 후 이 실시콘 산화막(12)을, 예를 들어 CMP법으로 연마함으로써 그 표면을 평탄화한다. 이어서 레지스트 패턴을 마스크로 한 에칭으로 실시콘 산화막(12)에 접속 구멍(13)을 형성한다. 이 접속 구멍(13)은 n형 반도체 영역(8) 위 또는 p형 반도체 영역(9) 위 등 필요한 곳에 형성한다.
이어서 접속 구멍(13) 내부를 포함한 반도체 기판(1) 전면에 티탄 질화막을, 예를 들어 CVD법으로 형성하고, 계속하여 접속 구멍(13)을 매립하기 위한 텅스텐막을, 예를 들어 CVD법으로 형성한 후, 접속 구멍(13) 외부의 티탄 질화막 및 텅스텐막을 CMP법으로 제거함으로써 접속 구멍(13) 내부에 텅스텐막을 주된 도체층으로 하는 플러그(14)를 형성한다.
다음에 반도체 기판(1) 위에, 예를 들어 텅스텐막을 형성한 후, 레지스트 패턴을 마스크로 한 에칭으로 텅스텐막을 가공함으로써 제1 배선층인 배선(15)을 형성한다. 텅스텐막은, 예를 들어 CVD법 또는 스퍼터링법으로 형성할 수 있다.
다음에 배선(15)을 덮는 절연막, 예를 들어 실시콘 산화막을 형성한 후 이 절연막을, 예를 들어 CMP법으로 연마함으로써 그 표면이 평탄화된 층간 절연막(16)을 형성한다. 계속하여 레지스트 패턴을 마스크로 한 에칭으로 층간 절연막(16)의 소정 영역에 접속 구멍(17)을 형성한다.
이어서 접속 구멍(17) 내부를 포함한 반도체 기판(1) 전면에 배리어 메탈층을 형성한 후 접속 구멍(17)을 매립하는 구리막을 형성한다. 배리어 메탈층은, 예를 들어 티탄 질화막, 탄탈막 또는 탄탈 질화막 등이며, 예를 들어 CVD법 또는 스퍼터링법으로 형성한다. 구리막은 주된 도체층으로 기능을 하며, 예를 들어 도금법으로 형성할 수 있다. 또한 도금법으로 구리막을 형성하기 전에, 예를 들어 CVD법 또는 스퍼터링법으로 시드(seed)층으로서의 얇은 구리막을 형성할 수도 있다. 그 후 접속 구멍(17) 외부의 구리막 및 배리어 메탈층을 CMP법으로 제거함으로써 접속 구멍(17) 내부에 플러그(18)를 형성한다.
다음에 반도체 기판(1) 위에 스토퍼 절연막(19)을 형성하고, 계속하여 배선형성용 절연막(20)을 형성한다. 스토퍼 절연막(19)은, 예를 들어 실시콘 질화막으로 되고, 절연막(20)은, 예를 들어 실시콘 산화막으로 된다. 다음에 레지스트 패턴을 마스크로 한 에칭으로 스토퍼 절연막(19) 및 절연막(20)의 소정 영역에 배선홈(21)을 형성한다.
이어서 배선홈(21) 내부를 포함한 반도체 기판(1) 전면에 배리어 메탈층을 형성하고, 계속하여 배선홈(21)을 매립하는 구리막을 형성한다. 그 후 배선홈(21) 외부의 구리막 및 배리어 메탈층을 CMP법으로 제거함으로써 배선홈(21) 내부에 구리막을 주된 도체층으로 하는 제2 배선층인 배선(22)을 형성한다. 계속하여 상층 배선을 형성함으로써 CMOS 디바이스가 대략 완성되는데, 그 도시 및 설명은 생략한다.
또한 본 실시 형태 1에서는 개방 루프 제어를 하는 500℃ 미만의 승온 과정에서 반도체 웨이퍼의 면내 온도차가 90℃ 이상으로 되면 반도체 웨이퍼에 발생된 휘어짐으로 인하여 반도체 웨이퍼가 깨지기 쉽게 된다고 설명했지만, 폐쇄 루프 제어를 하는 500℃ 이상의 승온 과정, 주된 처리 과정 또는 강온 과정에서도 반도체 웨이퍼의 면내 온도차가 90℃ 이상으로 되면 반도체 웨이퍼에 발생된 휘어짐으로 인하여 반도체 웨이퍼가 깨지기 쉽게 될 것으로 판단된다. 따라서 폐쇄 루프 제어를 하는 500℃ 이상의 승온 과정, 주된 처리 과정 또는 강온 과정에서도 반도체 웨이퍼의 면내 온도차를 90℃ 미만으로 할 필요가 있다.
또한 본 실시 형태 1에서는 5개의 방사 온도계(T1~T5)를 대략 동일 간격으로 배치했지만, 서로의 거리가 다르게 배치하여도 된다.
또한 본 실시 형태 1에서는 본 발명을 CMOS 디바이스의 제조 방법에 적용한 경우에 대하여 설명했지만, 어떠한 반도체 디바이스의 제조 방법이나 적용할 수 있고, 동일한 효과를 거둘 수 있다.
이와 같이, 본 실시 형태 1에 따르면 방사 온도계를 구비한 RTP장치를 사용하여 지름 300mm의 반도체 웨이퍼를 열처리할 때, 반도체 웨이퍼의 온도가 500℃ 미만의 승온 과정에서는 반도체 웨이퍼의 면내 온도차를 90℃ 미만으로 하는 개방 루프 제어를 하고, 반도체 웨이퍼의 온도가 500℃ 이상의 승온 과정 및 주된 처리 과정에서는 폐쇄 루프 제어를 함으로써 반도체 웨이퍼에 휘어짐이 발생하기 어렵게 된다. 그러므로 반도체 웨이퍼가 RTP장치의 스테이지에서 벗어나는 것을 막고, 반도체 웨이퍼의 깨짐을 방지할 수 있게 된다.
(실시 형태 2)
도 9는 본 발명의 다른 실시 형태를 설명하기 위한 반도체 웨이퍼 및 RTP장치의 개략 단면도이다.
RTP장치(E2)는 가열 기구로서 할로겐 램프(RA)를 구비하고, 또 RTP처리 중에 반도체 웨이퍼(SW2)를 회전시키는 기능을 지닌다. 이 RTP장치(E2)는 지름 300mm의 반도체 웨이퍼(SW2)를 가열 처리할 수 있다.
이에 더하여, RTP장치(E2)는 검출 파장이 서로 다른 두 가지 방사 온도계(제1군의 방사 온도계(T6~T10), 제2군의 방사 온도계(T11~T15))를 구비하고, 제1군의 방사 온도계(T6~T10)를 사용한 폐쇄 루프 제어에 따른 반도체 웨이퍼의 500℃ 미만의 온도 제어와 제2군의 방사 온도계(T11~T15)를 사용한 폐쇄 루프 제어에 따른 반도체 웨이퍼의 500℃ 이상의 온도 제어를 할 수 있다.
즉, 제1군의 방사 온도계(T6~T10)의 검출 파장은, 예를 들어 1~5μm 정도의 파장 영역을 제외한 파장이고, 방사 온도계(T6~T10)에 의하여 외란광, 예를 들어 할로겐 램프(RA)광의 영향을 받지 않고 반도체 웨이퍼(SW2)의 200~500℃ 정도의 온도 측정을 할 수 있다. 또한, 제2군의 방사 온도계(T11~T15)의 검출 파장은, 예를 들어 0.8~2.5μm 정도이고, 500℃ 이상의 온도 측정을 할 수 있다.
따라서 반도체 웨이퍼(SW2)의 온도가 500℃ 미만의 승온 과정에서는 제1군의 방사 온도계(T6~T10)를 사용하여 반도체 웨이퍼(SW2)의 온도를 측정하고, 반도체 웨이퍼(SW2)의 온도가 500℃ 이상의 승온 과정 및 주된 처리 과정에서는 제2군의 방사 온도계(T11~T15)를 사용하여 반도체 웨이퍼(SW2)의 온도를 측정하고, 각각의 결과를 할로겐 램프의 램프 파워에 피드백 함으로써 반도체 웨이퍼(SW2)의 온도 제어를 한다. 이로써 반도체 웨이퍼(SW2)의 면내 온도를 균일화할 수 있으므로 반도체 웨이퍼(SW2)의 휘어짐을 막고, 깨짐을 방지할 수 있다.
도 9에서는 제1군의 방사 온도계(T6~T10) 및 제2군의 방사 온도계(T11~T15)를 구비한 RTP장치(E2)를 예로 들었지만, 그들 갯수는 각각 5개에 한정되지 않으며, 반도체 웨이퍼(SW2)의 면내 온도차를 소정 범위내로 하는데 필요한 갯수의 제1군 및 제2군의 방사 온도계를 RTP장치(E2)에 장착할 수 있다.
이상, 본 발명자에 의하여 이루어진 발명을 발명의 실시 형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지에서 벗어나지 않는 범위에서 여러가지로 변경 가능한 것은 말할 나위도 없다.
예를 들면, 상기 실시 형태에서는 할로겐 램프를 사용한 램프 가열 방식의 RTP장치에 대하여 설명했지만, 그 외의 가열 방식, 예를 들어 레이저 가열 방식, 전자빔 가열 방식, 이온 빔 가열 방식 등의 RTP장치에 적용할 수도 있고, 동일한 효과를 거둘 수 있다.
본원에 의하여 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 아래와 같다.
방사 온도계를 사용하여 반도체 웨이퍼의 온도를 측정하고, 반도체 웨이퍼의 온도가 500℃ 미만의 승온 과정에서는 반도체 웨이퍼의 면내 온도차를 90℃ 미만으로 한 개방 루프 제어를 하고, 반도체 웨이퍼의 온도가 500℃ 이상의 승온 과정 및 주된 처리 과정에서는 폐쇄 루프 제어를 한다.
또는 반도체 웨이퍼의 온도가 500℃ 미만의 온도 영역과 500℃ 이상의 온도 영역에서 검출 파장이 다른 방사 온도계를 사용하여 반도체 웨이퍼의 온도를 측정하고, 각각의 온도 영역에서 폐쇄 루프 제어를 한다.
이로써 지름 300mm의 반도체 웨이퍼에 RTP 처리를 하여도 반도체 웨이퍼에 휘어짐이 발생하기 어렵게 되므로, 반도체 웨이퍼가 RTP장치의 스테이지에서 벗어나는 것을 막고, 깨짐을 방지할 수 있다.
Claims (12)
- 승온(昇溫) 과정과 최종 소정 온도를 소정 시간 동안 유지하는 주된 처리 과정과 강온(降溫) 과정으로 이루어진 열처리를 매엽 방식에 의하여 지름 300mm의 반도체 웨이퍼에 실시하는 반도체 장치의 제조 방법으로서,상기 열처리시 상기 반도체 웨이퍼의 면내 온도차를 90℃ 미만으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 청구항 1에 있어서,상기 승온 과정에서의 승온 속도는 매초 10℃ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 승온 과정과 최종 소정 온도를 소정 시간 동안 유지하는 주된 처리 과정과 강온 과정으로 이루어진 열처리를 매엽 방식에 의하여 지름 300mm의 반도체 웨이퍼에 실시하는 반도체 장치의 제조 방법으로서,상기 반도체 웨이퍼의 온도를 방사 온도계로 측정하고, 상기 반도체 웨이퍼의 온도가 500℃ 미만의 상기 승온 과정에서 상기 반도체 웨이퍼의 면내 온도차를 90℃ 미만으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 청구항 3에 있어서,상기 반도체 웨이퍼의 온도가 500℃ 미만의 상기 승온 과정에서 개방 루프 제어(open loop control)를 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 청구항 4에 있어서,상기 반도체 웨이퍼의 온도가 500℃ 이상의 상기 승온 과정 및 상기 주된 처리 과정에서 폐쇄 루프 제어(closed loop control)를 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 청구항 4에 있어서,상기 방사 온도계와는 다른 온도계를 사용하여 상기 반도체 웨이퍼의 온도가 500℃ 미만의 상기 승온 과정에서의 개방 루프 제어의 설정 조건을 미리 구하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 청구항 6에 있어서,상기 승온 과정에서의 승온 속도는 매초 10℃ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 청구항 4에 있어서,상기 반도체 웨이퍼의 온도가 500℃ 미만의 상기 승온 과정에서의 승온 속도는 상기 반도체 웨이퍼의 온도가 500℃ 이상의 상기 승온 과정에서의 승온 속도보다 작은 것을 특징으로 하는 반도체 장치의 제조 방법.
- 청구항 8에 있어서,상기 반도체 웨이퍼의 온도가 500℃ 미만의 상기 승온 과정에서의 승온 속도는 매초 10℃ 미만이고, 상기 반도체 웨이퍼의 온도가 500℃ 이상의 상기 승온 과정에서의 승온 속도는 매초 10℃ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 승온 과정과 최종 소정 온도를 소정 시간 동안 유지하는 주된 처리 과정과 강온 과정으로 이루어진 열처리를 매엽 방식에 의하여 지름 300mm의 반도체 웨이퍼에 실시하는 반도체 장치의 제조 방법으로서,상기 반도체 웨이퍼의 온도가 500℃ 미만의 상기 승온 과정에서의 상기 반도체 웨이퍼 온도는 제1 검출 파장을 가진 제1 방사 온도계로 측정하고, 상기 반도체 웨이퍼의 온도가 500℃ 이상의 상기 승온 과정에서의 상기 반도체 웨이퍼 온도는 상기 제1 검출 파장과는 다른 제2 검출 파장을 가진 제2 방사 온도계로 측정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 청구항 10에 있어서,상기 승온 과정에서의 승온 속도는 매초 10℃ 이상인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 청구항 10에 있어서,상기 반도체 웨이퍼의 온도가 500℃ 미만의 상기 승온 과정 및 상기 반도체 웨이퍼의 온도가 500℃ 이상의 상기 승온 과정에서 각각 폐쇄 루프 제어를 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2002-00125061 | 2002-04-26 | ||
| JP2002125061A JP2003318121A (ja) | 2002-04-26 | 2002-04-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030084571A true KR20030084571A (ko) | 2003-11-01 |
Family
ID=29243762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0007499A KR20030084571A (ko) | 2002-04-26 | 2003-02-06 | 반도체 장치의 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20030203517A1 (ko) |
| JP (1) | JP2003318121A (ko) |
| KR (1) | KR20030084571A (ko) |
| CN (1) | CN1453836A (ko) |
| TW (1) | TW578241B (ko) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004235489A (ja) * | 2003-01-31 | 2004-08-19 | Trecenti Technologies Inc | 半導体装置の製造方法 |
| US7398693B2 (en) * | 2006-03-30 | 2008-07-15 | Applied Materials, Inc. | Adaptive control method for rapid thermal processing of a substrate |
| JP2008010883A (ja) * | 2007-08-10 | 2008-01-17 | Matsushita Electric Ind Co Ltd | 光照射熱処理方法および光照射熱処理装置 |
| US8523427B2 (en) * | 2008-02-27 | 2013-09-03 | Analog Devices, Inc. | Sensor device with improved sensitivity to temperature variation in a semiconductor substrate |
| CN102054656B (zh) * | 2009-10-30 | 2013-06-12 | 中芯国际集成电路制造(上海)有限公司 | 快速热处理中控制晶片温度的方法 |
| US9536762B2 (en) | 2010-05-28 | 2017-01-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for thermal mapping and thermal process control |
| US20110295539A1 (en) * | 2010-05-28 | 2011-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for measuring intra-die temperature |
| JP5734081B2 (ja) * | 2010-10-18 | 2015-06-10 | 株式会社日立国際電気 | 基板処理装置、基板処理装置の温度制御方法、及び基板処理装置の加熱方法 |
| US9245768B2 (en) * | 2013-12-17 | 2016-01-26 | Applied Materials, Inc. | Method of improving substrate uniformity during rapid thermal processing |
| JP6164097B2 (ja) * | 2014-01-20 | 2017-07-19 | ウシオ電機株式会社 | 熱処理装置 |
| US11038819B2 (en) * | 2017-06-29 | 2021-06-15 | Intel Corporation | Technologies for extracting extrinsic entropy for workload distribution |
| CN110707028A (zh) * | 2019-10-18 | 2020-01-17 | 长江存储科技有限责任公司 | 晶圆热处理装置及晶圆热处理方法 |
| JPWO2021192801A1 (ko) * | 2020-03-24 | 2021-09-30 | ||
| CN113857117B (zh) * | 2021-09-01 | 2023-05-16 | 北京北方华创微电子装备有限公司 | 半导体工艺设备及清洗方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133550A (en) * | 1996-03-22 | 2000-10-17 | Sandia Corporation | Method and apparatus for thermal processing of semiconductor substrates |
| US6268270B1 (en) * | 1999-04-30 | 2001-07-31 | Advanced Micro Devices, Inc. | Lot-to-lot rapid thermal processing (RTP) chamber preheat optimization |
| US6803297B2 (en) * | 2002-09-20 | 2004-10-12 | Applied Materials, Inc. | Optimal spike anneal ambient |
-
2002
- 2002-04-26 JP JP2002125061A patent/JP2003318121A/ja active Pending
-
2003
- 2003-02-06 US US10/359,237 patent/US20030203517A1/en not_active Abandoned
- 2003-02-06 KR KR10-2003-0007499A patent/KR20030084571A/ko not_active Application Discontinuation
- 2003-02-07 TW TW092102569A patent/TW578241B/zh not_active IP Right Cessation
- 2003-02-10 CN CN03122607A patent/CN1453836A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TW578241B (en) | 2004-03-01 |
| JP2003318121A (ja) | 2003-11-07 |
| CN1453836A (zh) | 2003-11-05 |
| US20030203517A1 (en) | 2003-10-30 |
| TW200305955A (en) | 2003-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |