KR20030079560A - Semiconductor wafer on which FRP is coated and semiconductor chip using the same, and fabricating method thereof - Google Patents
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Abstract
Description
본 발명은 반도체 IC 칩의 후-공정(back-end) 기술에 관한 것으로, 특히 반도체 웨이퍼에 FRP(Fiber Reinforced Plastics)가 도포된 반도체 웨이퍼, 및 그러한 웨이퍼를 이용한 칩의 제조 방법과 그러한 제조방법에 의해 제조된 칩에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a back-end technology of a semiconductor IC chip, and more particularly, to a semiconductor wafer coated with FRP (Fiber Reinforced Plastics) on a semiconductor wafer, and a method of manufacturing a chip using the wafer and a method of manufacturing the same. It relates to a chip manufactured by.
먼저, IC 칩의 후-공정에 대하여 도 1a 내지 도 4b를 참조하여 설명한다.First, the post-process of the IC chip will be described with reference to FIGS. 1A to 4B.
도 1a는 종래의 웨이퍼 연마를 나타내는 도면이고, 도 1b는 도 1a의 방법에 의해 연마된 실제 웨이퍼 표면 사진이고, 도 2a는 종래의 웨이퍼를 칩으로 만들기 위한 웨이퍼 다이싱을 나타내는 도면이고, 도 2b는 도 2a의 공정상에서 발생하는 칩핑손상(chipping damage)을 보여주는 실제 사진이고, 도 3은 취성이 큰 칩이 패키징 과정에서 쉽게 손상될 수 있다는 것을 보여주는 도면이고, 도 4a는 종래의 웨이퍼로부터 칩 제조 공정을 설명하는 흐름도이며, 도 4b는 도 4a의 각 단계에서 웨이퍼 단면을 보여주는 도면이다.FIG. 1A is a view showing conventional wafer polishing, FIG. 1B is an actual wafer surface photograph polished by the method of FIG. 1A, FIG. 2A is a view showing wafer dicing for making a conventional wafer into chips, and FIG. 2B 2 is an actual photograph showing chipping damage occurring in the process of FIG. 2A, FIG. 3 is a view showing that a brittle chip can be easily damaged in a packaging process, and FIG. 4A is a chip fabrication process of a conventional wafer. A flowchart illustrating the process, FIG. 4B is a view showing a wafer cross section at each step of FIG. 4A.
일반적으로 실리콘 등으로 구성된 반도체 칩은 실리콘 괴(silicon ingot)를 725 ㎛ 정도의 두께로 가공(raw 웨이퍼)하여 반도체 회사에 공급된다(S41). 이때 반도체 회사에서는 해당 웨이퍼의 연마된 한 면(top surface)에 IC 패턴을 만든다(S42). 이후 원하는 두께의 칩을 얻기 위해 웨이퍼의 이면(back surface)을 그라인딩(grinding) 등의 연마작업을 통해 웨이퍼를 원하는 두께만큼 줄인다(S43).(웨이퍼 thinning 또는 back-end 공정이라고 한다) 도 1a에는 그러한 그라인딩 장치가 개략적으로 도시되어 있는 바, 회전 척 테이블 상에서 회전하고 있는 웨이퍼(1)를 그라인딩 휠(2)이 연마하는 모습을 보이고 있다. 이때 웨이퍼(1)는 대단히 깨지기 쉬운(brittle) 실리콘 등으로 구성되어 있기 때문에 웨이퍼씨닝(thining) (또는 back-end) 공정을 하게 되면 웨이퍼 이면에는, 도 1b에서와 같이 필연적으로 스크래치(scratch) 등의 기계적 결함이 남게 된다. 이런 결함들은 조립이나 신뢰성 테스트 과정에서 웨이퍼 크랙(crack)이나 칩 크랙으로 이어져 제품의 품질 저하를 유발하는 결정적 원인으로 작용한다. 반도체 회사들에서는 이러한 결함의 최소화를 위해 통상 웨이퍼 씨닝 공정을 러프 그라인딩(rough grinding) → 파인 그라인딩(fine grinding) → 팔리싱/에칭(polishing/etching) 등의 순으로 진행하는 것이 일반적이다(S43-S46). 이와 같은 일련의 후-공정들이 완료된 웨이퍼들은 다시 원하는 규격의 칩으로 절단되어(웨이퍼 다이싱(dicing) 또는 웨이퍼 커팅(cutting)이라고 함)(S48), 패키징(packaging) 작업을 하여 제품으로 출하된다(S48). 도 2a에는, 웨이퍼 홀더(3)의 다이(5)에 놓인 웨이퍼(1)를 커팅라인(6)을 따라 절단날 홀더(9)에 장착된 절단날(8)로 커팅하는 실제 공정을 개략적으로 보여주고 있다. 미설명 부호 4는 링이며, 부호 7은 테이프이다.In general, a semiconductor chip composed of silicon or the like is processed into a silicon wafer (silicon ingot) to a thickness of about 725 μm (raw wafer) and supplied to a semiconductor company (S41). At this time, the semiconductor company makes an IC pattern on the polished top surface of the wafer (S42). Thereafter, the back surface of the wafer is reduced to a desired thickness by grinding, such as grinding, in order to obtain a chip having a desired thickness (S43) (called a wafer thinning or back-end process). Such a grinding device is schematically shown, showing that the grinding wheel 2 polishes the wafer 1 rotating on the rotary chuck table. At this time, since the wafer 1 is made of very brittle silicon or the like, when the wafer thinning (or back-end) process is performed, the back surface of the wafer inevitably scratches as shown in FIG. 1B. Mechanical defects such as these remain. These defects can lead to wafer cracks or chip cracks during assembly or reliability testing, which is the decisive factor in product quality degradation. In order to minimize such defects, it is common for semiconductor companies to proceed with the wafer thinning process in the order of rough grinding → fine grinding → polishing / etching (S43-). S46). After such a series of post-processes, the wafers are cut into chips of a desired size (called wafer dicing or wafer cutting) (S48) and packaged to be shipped to the product. (S48). FIG. 2a schematically illustrates the actual process of cutting the wafer 1 placed on the die 5 of the wafer holder 3 along the cutting line 6 with the cutting blade 8 mounted on the cutting blade holder 9. Is showing. Reference numeral 4 is a ring, and 7 is a tape.
그러나, 반도체의 웨이퍼 씨닝 (또는 back-end) 공정은 어렵고 복잡한 과정(러프 그라인딩 → 파인 그라인딩 → 팔리싱/커팅)이 필요하여 많은 문제점들을 내포하고 있다. 요약하면, 복잡하고 긴 공정으로 인한 원가상승의 요인이 되고, 복잡한 후-공정 과정 동안 웨이퍼 크랙 등으로 인한 손실 및 웨이퍼 내 잔류 스트레스 발생으로 인한 제품의 품질저하의 문제가 있고, 복잡한 공정 후에도 칩자체의 취성이 그대로 남게되어 패키징 과정(3) 중 척핀(15)에 의한 패키지의 추출(release)과정에서 칩(11)에 가해지는 조그마한 휨 변형에 위해서도 칩에 크랙이 발생(16) 하는 문제점이 있다. 즉, 도 3에 도시된 바와 같이, 몰드 다이(13) 내의 패키지(12)가 몰드 다이(13)에서 추출되기 위해 상부 다이가 제거되고(b), 하부 다이에서 패키지(12)의 추출을 위해 척 핀(15)을 쳐 올릴 때 패키지는 휨변형(flexural displacement)에 지배된다. 이때 패키지(12) 내부의 칩(11)은 패키지 몸체(12) 처럼 유연하게 변형될 수 없기 때문에 파괴 되는 것이다. 미설명 부호 14는 리드 프레임이고, 15는 돌출 핀이다.However, semiconductor wafer thinning (or back-end) process is difficult and complicated process (rough grinding → fine grinding → parsing / cutting) has a number of problems. In summary, it is a factor of cost increase due to complicated and long process, loss of product due to wafer cracking and residual stress during complicated post-process, and chip itself after complex process. The brittleness of the chip remains as it is and there is a problem that the chip is cracked (16) even for the small bending deformation applied to the chip 11 during the release of the package by the chuck pin 15 during the packaging process 3. . That is, as shown in FIG. 3, the upper die is removed for extraction of the package 12 in the mold die 13 from the mold die 13 (b), and for extraction of the package 12 from the lower die. When lifting the chuck pin 15 the package is subject to flexural displacement. At this time, the chip 11 inside the package 12 is destroyed because it cannot be flexibly deformed like the package body 12. Reference numeral 14 is a lead frame, and 15 is a protruding pin.
또한, 종래의 경우, 도 3에서 보는 바와 같이, 웨이퍼 다이싱 공정시 칩핑(chipping) 등으로 인한 IC 패턴의 손상의 우려가 매우 높다. 아울러, 복잡한 후-공정 후, 무사히 조립된 칩의 휨 강도(flexural strength)가 여전히 낮아 T/C 신뢰성 확보가 어렵다. 또한 거친 연마자국(rough grinding marks)이 제거된 칩 이면은 패키지 몸체와의 접착력이 낮아 페케지 몸체의 균열을 일으키는 원인으로도 작용할 수 있다.In addition, in the conventional case, as shown in FIG. 3, there is a high risk of damage to the IC pattern due to chipping during the wafer dicing process. In addition, after complex post-processing, the flexural strength of the assembled chip is still low, so it is difficult to secure T / C reliability. In addition, the back surface of the chip from which rough grinding marks have been removed may also act as a cause of cracking of the package body due to low adhesion to the package body.
도 4b는, 도 4a의 기존의 웨이퍼 후-공정의 각 공정에서의 웨이퍼 단면을 설명한 도면이다. 반도체 웨이퍼 단면(a) 상에 IC 패턴(21)이 패터닝되며(b), 그 이면에는 러프 그라인딩(S43)에 의해 딥 스크래치(22)가 생기며(c), 다시 파인 그라인딩(S44)에 의해 파인 스크래치(23)가 남게 된다(d). 그리고 팔리싱(S45) 공정에 의해 잔존 스트레스(24)가 남게 되어(e), 절단날(9)로 다이싱(S47)을 행하게 되면 칩핑손상(17)이 발생하게 된다(f).FIG. 4B is a diagram illustrating a wafer cross section in each process of the existing wafer post-process of FIG. 4A. The IC pattern 21 is patterned on the semiconductor wafer end surface a (b), and a deep scratch 22 is formed on the back surface of the semiconductor wafer by rough grinding S43 (c), and then fined by fine grinding S44. The scratches 23 remain (d). Then, the remaining stress 24 is left by the parsing (S45) process (e), and when the dicing (S47) is performed with the cutting blade (9), chipping damage (17) occurs (f).
이처럼 기존의 반도체 칩은 실리콘 등 대단히 깨지기 쉬운 재질로 구성되어 있어서 웨이퍼를 원하는 칩 규격으로 만들어 주는 과정(웨이퍼 씨닝과 다이싱 공정)에서 웨이퍼가 깨어지는 경우가 많고, 성공적인 웨이퍼 씨닝 공정이 완성된 후에도 개별 칩을 만들어 주기 위한 웨이퍼 다이싱 공정과정에서 칩핑 등으로 인해 IC 패턴이 손상되는 경우가 많으며, 개별 칩의 경우도 신뢰성 테스트(thermal cycling 등) 과정에서 패키지 몸체의 왑피지(package warpage) 등에 의해 칩 크랙 발생의 위험이 높아 제품의 품질이 저하되는 사례가 빈번하고 있다. 모든 전자제품이 경량 소형화를 추진하고 있는 추세에 따라 칩이 더욱 얇아져야 하는데 반해, 웨이퍼를 칩으로 만드는 과정은 기존의 방법에만 의존하고 있어 위에서 제시된 항목들이 점점 더 심각한 문제점들로 대두되고 있으며, 최근 8 inch에서 12 inch로 웨이퍼 크기가 확대됨에 그 심각성은 점점 더 심화되고 있다.As such, the conventional semiconductor chip is made of a very fragile material such as silicon, so that the wafer is often broken in the process of making the wafer to the desired chip size (wafer thinning and dicing process), and even after a successful wafer thinning process is completed. In the wafer dicing process to make individual chips, IC patterns are often damaged by chipping, etc.In the case of individual chips, the package body can be damaged by package warpage during the reliability test (thermal cycling, etc.). There is a frequent case that the quality of the product is degraded due to the high risk of chip cracking. As all electronic products are pushing for lightweight miniaturization, the chip has to be thinner, while the process of turning the wafer into a chip depends only on the conventional method, and the items presented above are becoming more serious problems. As the wafer size increases from inch to 12 inch, its severity is getting worse.
상기한 여러 문제점들의 근본적인 발생원인은 반도체 웨이퍼 재질 자체가 깨지기 쉬운 세라믹 재료로 구성되어 있어서 충분한 인성(toughness)를 갖지 못하기 때문이다.The fundamental cause of the above-mentioned problems is that the semiconductor wafer material itself is made of a fragile ceramic material and thus does not have sufficient toughness.
본 발명은 상기한 문제점을 해결하기 위하여, 웨이퍼에서 칩으로 만드는 공정과정을 줄이는 동시에 웨이퍼와 칩의 인성을 획기적으로 향상시키기 위해 고안된 방법이다. 즉, 웨이퍼의 러프 그라인딩 후 더 이상의 추가 후-공정(파인 그라인딩, 팔리싱 또는 에칭 등)을 하지 않고 대신 러프 그라인딩 후 웨이퍼 이면의 딥 스크래치(deep scratch)에 터프 파이버(tough fiber)에 의해 강화된 에폭시(fiber reinforced plastics)를 도포(coating)하는 기술을 채택하였다.In order to solve the above problems, the present invention is a method designed to drastically improve the toughness of the wafer and the chip while reducing the process of making the wafer from the chip. That is, no further post-processing (such as fine grinding, parsing, or etching) after rough grinding of the wafer is instead reinforced by tough fibers on deep scratches behind the wafer after rough grinding. The technology of coating (fiber reinforced plastics) is adopted.
본 발명의 추가의 목적이나 효과는, 첨부한 도면을 참고하여 기술한 이하의 발명에 대한 상세한 설명으로부터 더욱 명확해질 것이다.Further objects and effects of the present invention will become more apparent from the following detailed description of the invention described with reference to the accompanying drawings.
도 1a는 종래의 웨이퍼 연마를 나타내는 도면,1A is a view showing conventional wafer polishing;
도 1b는 도1B is a figure
1a의 방법에 의해 연마된 실제 웨이퍼 이면의 표면 사진,Surface photo of the actual wafer back surface polished by the method of 1a,
도 2a는 종래의 웨이퍼를 칩으로 만들기 위한 웨이퍼 절단과정(wafer dicing)을 나타내는 도면,FIG. 2A illustrates a wafer dicing process for making a conventional wafer into chips; FIG.
도 2b는 도 2a의 공정과정에서 발생된 칩손상(chipping damage)를 보여주는 실제 사진,FIG. 2B is an actual photograph showing chipping damage generated in the process of FIG. 2A;
도 3은 종래의 반도체 칩의 패키징 과정에서 칩에 가해지는 휨(flexural deformation)에 의한 칩 크랙의 발생을 보여주는 도면,3 is a view showing generation of chip cracks due to flexural deformation applied to a chip in a packaging process of a conventional semiconductor chip;
도 4a는 종래의 웨이퍼로부터 칩을 제조하는 공정을 설명하는 흐름도,4A is a flowchart illustrating a process of manufacturing a chip from a conventional wafer;
도 4b는 도 4a의 각 단계에서 웨이퍼 단면을 보여주는 도면,FIG. 4B shows a wafer cross section at each step of FIG. 4A;
도 5a는 도 4a에 대응하는 본 발명에 의한 웨이퍼로부터 칩 제조 공정을 설명하는 흐름도,5A is a flowchart illustrating a chip fabrication process from a wafer according to the present invention corresponding to FIG. 4A;
도 5b는 도 5a의 각 단계에서 웨이퍼 단면을 보여주는 도면,FIG. 5B shows a wafer cross section at each step of FIG. 5A;
도 6은 웨이퍼 이면에 코팅된 FRP내 화이버의 효율적인 배열을 나타내는 도면이다.FIG. 6 shows an efficient arrangement of fibers in FRP coated on the backside of a wafer.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1 : 웨이퍼 2 : 그라인딩 휠1: wafer 2: grinding wheel
3 : 웨이퍼 홀더 4 : 링3: wafer holder 4: ring
5 : 다이 6 : 커팅선5: die 6: cutting line
7 : 테이프 8 : 절단날7: tape 8: cutting blade
9 : 절단날 홀더9: cutting blade holder
11 : 칩 12 : 패키지11: chip 12: package
13 : 몰드 다이 14 : 리드 프레임13: mold die 14: lead frame
15 : 돌출핀 16 : 칩 크랙15: protruding pin 16: chip crack
17 : 칩핑(chipping)17 chipping
21 : IC 패턴 22 : 딥 스크래치21: IC pattern 22: deep scratch
23 : 파인 스크래치 24 : 잔존 스트레스23: Fine Scratch 24: Residual Stress
25 : FRP층25: FRP layer
31 : 스크래치 32 : 화이버31: Scratch 32: Fiber
상기의 목적을 달성하기 위해 본 발명에서 제시된 FRP가 도포된 반도체 웨이퍼의 제조 방법은, (a) 가공된 반도체 웨이퍼의 일측 면에 IC 패턴을 패터닝하는 단계(S52); (b) 상기 반도체 웨이퍼의 타측 면을 거친 연마하는 단계(S53); 및 (c) 상기 (b) 단계 수행 후 인장강도가 좋은 화이버 강화 플라스틱을 웨이퍼 이면에 칩 두께 보다 작은 두께로 도포하는 단계(S54); 를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a semiconductor wafer coated with FRP presented in the present invention includes: (a) patterning an IC pattern on one side of a processed semiconductor wafer (S52); (b) polishing (S53) the other surface of the semiconductor wafer; And (c) applying the fiber-reinforced plastic having good tensile strength to the back surface of the wafer to a thickness smaller than the chip thickness after performing step (b) (S54); Characterized in that it comprises a.
바람직하기로, 상기 (c) 단계는, 망사형 또는 칩길이 방향으로 배열된 화이버를 포함하는 FRP 플레이트를 가열하여 웨이퍼 이면에 부착하여 이루어지거나, 플라스틱을 웨이퍼의 거친 이면에 코팅한 후 화이버를 망사형 또는 칩 길이방향으로 배열한 후 가열하여 화이버를 플라스틱에 접착시킴으로써 이루어지며, 더욱 바람직하기로, 상기 화이버 접착 후 다시 플라스틱을 도포하는 것을 특징으로 한다.Preferably, the step (c) is performed by heating the FRP plate including the fibers arranged in a mesh or chip length direction and attaching it to the back side of the wafer, or coating the plastic on the rough back side of the wafer and then meshing the fibers. After arranging in the mold or chip longitudinal direction and heating to bond the fibers to the plastic, more preferably, the plastic is applied again after the fibers are bonded.
또한 바람직하기로, 상기 (c) 단계는, 상기 플라스틱 도포는 스핀 코팅(spin coating)으로 처리하거나, FRP를 두 개층 이상의 다층으로 도포하는 것을 특징으로 한다.Also preferably, the step (c) is characterized in that the plastic coating is applied by spin coating or FRP is applied in two or more layers.
또한 바람직하기로, 상기 (b) 단계와 상기 (c) 단계 사이에 파인 그라인딩(fine grinding)하는 단계를 더 포함하여도 되며, FRP를 웨이퍼 또는 웨이퍼의 칩 부분 이면에 부분적으로 도포하거나, 웨이퍼 이면에 도포된 FRP층에 홈(groove) 또는 홀(hole)을 형성하거나, FRP내 화이버의 밀도를 높이고, 주어진 밀도에서는 화이버의 굵기를 1-5㎛ 정도로 만드는 것이 더욱 바람직하다.Also preferably, the method may further include fine grinding between steps (b) and (c), and partially apply FRP to the wafer or the back side of the chip, or to the back side of the wafer. It is more preferable to form grooves or holes in the FRP layer applied to the FRP layer, or to increase the density of the fibers in the FRP, and to make the thickness of the fibers about 1-5 μm at a given density.
더욱이, FRP의 플라스틱 대신 매트릭스를 금속(Al, Ag, Cu, Pb, Sn등)으로구성할 수도 있다.Furthermore, the matrix may be composed of metals (Al, Ag, Cu, Pb, Sn, etc.) instead of the plastic of the FRP.
한편, 본 발명의 다른 측면으로 FRP가 도포된 반도체 웨이퍼를 이용한 칩의 제조 방법은, 상기 FRP가 도포된 반도체 웨이퍼의 제조 방법의 상기 (c) 단계 후에, (d) FRP 코팅된 반도체 웨이퍼를 원하는 규격의 칩으로 절단하는 단계(S55); 및 (e) 상기 절단된 칩을 패키징(packaging)하는 단계;를 더 포함하는 것을 특징으로 한다.On the other hand, in another aspect of the present invention, a method of manufacturing a chip using a FRP coated semiconductor wafer, after the step (c) of the method of manufacturing a FRP coated semiconductor wafer, (d) desired FRP coated semiconductor wafer Cutting into chips of standard size (S55); And (e) packaging the cut chip.
한편, 본 발명은 상기 FRP가 도포된 반도체 웨이퍼의 제조 방법 및 반도체 칩의 제조 방법에 따른 반도체 웨이퍼 및 반도체 칩에 대해서도 개시된다.On the other hand, the present invention also discloses a semiconductor wafer and a semiconductor chip according to the method for manufacturing a semiconductor wafer coated with the FRP and the method for manufacturing a semiconductor chip.
이하 첨부된 도면 도 5a 내지 도 6을 참조하여 본 발명의 최적 실시예에 관한 FRP가 도포된 반도체 웨이퍼, 및 그러한 웨이퍼를 이용한 칩의 제조 방법과 그러한 제조방법에 의해 제조된 칩을 상세히 설명한다.Hereinafter, a semiconductor wafer coated with FRP according to an exemplary embodiment of the present invention, a method of manufacturing a chip using such a wafer, and a chip manufactured by the method will be described in detail with reference to the accompanying drawings.
도 5a는 도 4a에 대응하는 본 발명에 따른 웨이퍼 후(back-end) 공정을 설명하는 흐름도이고, 도 5b는 도 5a의 각 단계에서 웨이퍼 단면을 보여주는 도면이며, 도 6은 웨이퍼에 코팅된 FRP내 화이버의 배열을 나타내는 도면이다.FIG. 5A is a flow chart illustrating a back-end process in accordance with the present invention corresponding to FIG. 4A, FIG. 5B is a view showing a wafer cross section at each step of FIG. 5A, and FIG. 6 is a FRP coated on the wafer. This is a diagram showing the arrangement of my fibers.
즉, 도 5a에서 보는 바와 같이, 본 발명에 따른 웨이퍼 후(back-end) 공정은, 웨이퍼 가공(S51), IC 패터닝(S52) 및 러프 연마(S53) 후, 파인 연마를 행하지 않고, 대신 인장강도가 좋은 화이버(명주실, 합성섬유, 거미줄, 모발 등)를 포함하는 플라스틱(fiber reinforced plastics)을 웨이퍼 이면에 칩 보다 얇은 두께로 도포하게 된다(S54). 이후 웨이퍼 다이싱(S55) 공정 및 패키징(S56) 공정을 통해 칩을 완성한다.That is, as shown in Fig. 5A, the back-end process according to the present invention does not perform fine polishing after wafer processing (S51), IC patterning (S52), and rough polishing (S53), and instead pulls out the tensile. Fiber reinforced plastics including high strength fibers (silk thread, synthetic fibers, spider webs, hair, etc.) are coated on the back surface of the wafer to a thickness thinner than the chip (S54). Thereafter, the chip is completed through a wafer dicing process (S55) and a packaging process (S56).
도 5b는 도 5a의 각 공정에서의 웨이퍼 단면을 설명한 도면이다. 웨이퍼 이면에 FRP 도포는 웨이퍼에 어떠한 기계적 결함(스크래치 혹은 잔존 스트레스)을 남기지 않으며서도 웨이퍼 이면의 스크래치를 고르게 매울 수 있고, 무엇보다 칩 자체의 인장강도를 근본저으로 높일 수 있기 때문에 깨지기 쉬운 웨이퍼의 취성을 획기적으로 개선시킬 수 있다. 더블어, 웨이퍼 다이싱 공정시 절단날(sawing blade)에 의한 기계적 충격을 효과적으로 흡수할 수 있어서 칩핑에 의한 칩 크랙 발생이나 IC 패턴의 손상을 효과적으로 차단하여 반도체 제품의 질을 극대화시킬 수 있는 장점을 지닌다.FIG. 5B is a diagram illustrating a cross section of the wafer in each step of FIG. 5A. FRP coating on the backside of the wafer can evenly scratch the backside of the wafer without leaving any mechanical defects (scratch or residual stress) on the wafer, and above all, it can increase the tensile strength of the chip itself to the fundamental basis. The brittleness can be dramatically improved. Double-A can effectively absorb mechanical impacts by sawing blades during wafer dicing process, which effectively prevents chip cracking and damage of IC patterns due to chipping, thereby maximizing the quality of semiconductor products. .
한편, 또다른 실시예에서는, 망사형 또는 칩 길이 방향으로 배열된 화이버(32)를 포함하는 FRP 플레이트를 가열하여 웨이퍼 이면에 부착하는 방법을 사용할 수도 있는 바, 이 경우, 도 6에서 보는 바와 같이, 플라스틱을 도포한 후 응고전에 화이버(32)를 칩 길이방향으로 배열한 후 가열하여 화이버를 플라스틱에 접착시키는 방법이 더욱 바람직하다.Meanwhile, in another embodiment, a method of heating and attaching an FRP plate including fibers 32 arranged in a mesh or chip length direction to the back surface of the wafer may be used. In this case, as shown in FIG. After applying the plastic, the method of arranging the fibers 32 in the longitudinal direction of the chip before solidification and heating is more preferable to bond the fibers to the plastic.
즉, 러프 그라인딩 후 칩 이면에 형성된 스크래치(31)가 칩(11)의 길이 방향과 수직일 때 칩의 휨강도가 가장 취약하다. 이때 칩의 휨강도를 가장 효과적으로 향상시킬 수 있는 방법으로는 화이버(32)를 칩 길이 방향으로 배열하는 것이 가장 바람직하다.That is, when the scratch 31 formed on the back surface of the chip after rough grinding is perpendicular to the longitudinal direction of the chip 11, the bending strength of the chip is the weakest. In this case, it is most preferable to arrange the fibers 32 in the chip length direction as a method of most effectively improving the bending strength of the chip.
또한, 더욱 바람직하기로는, 화이버(32)를 플라스틱에 접착시킨 후, 다시 플라스틱으로 도포하는 방법이 좋으며, 플라스틱 도포를 스핀 코팅(spin coating)으로 처리하는 방법이 더욱 좋다.More preferably, the method of adhering the fiber 32 to the plastic and then applying the plastic again is preferable, and the method of treating the plastic application by spin coating is more preferable.
게다가, FRP를 한층 이상의 다층으로 도포하게 되면, 강도 면에서 더더욱 바람직하며, 러프 그라인딩 및 파인 그라인딩 후, FRP 도포하는 방법이라도 관계없다.In addition, the application of FRP in a multilayer of one or more layers is more preferable in terms of strength, and may be a method of applying FRP after rough grinding and fine grinding.
한편, FRP를 웨이퍼(또는 칩) 이면에 부분적으로 도포하는 방법의 경우도 생각할 수 있으며, 웨이퍼(또는 칩) 이면에 도포된 FRP층에 홈(groove) 또는 홀(hole)을 만드는 방법도 가능하다.On the other hand, a method of partially applying the FRP to the back surface of the wafer (or chip) may be considered, and a method of making a groove or a hole in the FRP layer applied to the back surface of the wafer (or the chip) is also possible. .
FRP내 화이버의 굵기는 1∼5㎛ 정도로 만드는 방법이 전체 칩의 두께를 줄일 수 있어 바람직하며, FRP의 플라스틱 대신 매트릭스(matrix)를 금속(Al, Ag, Cu, Pb, Sn등)으로 구성하는 방법도 가능하다. 아울러, FRP 대신 유사한 성질을 갖는 다른 복합재질로 구성하는 방법도 본 발명의 범위를 넘는 것이 아니다.It is preferable to make the thickness of the fiber in FRP about 1 ~ 5㎛ because it can reduce the thickness of the whole chip, and instead of plastic of FRP, matrix is composed of metal (Al, Ag, Cu, Pb, Sn, etc.). Method is also possible. In addition, the method of constructing other composite materials having similar properties instead of FRP does not exceed the scope of the present invention.
이상 본 발명을 첨부도면에 도시된 실시예들을 참조하여 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 당업자가 용이하게 생각해 낼 수 있는 범위 내에서 여러 가지 변형이 가능함은 물론이다. 따라서, 본 발명의 한계는 다음의 특허청구범위에 의해서만 한정되어야 한다.Although the present invention has been described above with reference to the embodiments shown in the accompanying drawings, the present invention is not limited thereto, and various modifications may be made within a range easily understood by those skilled in the art. Therefore, the limitation of the present invention should be limited only by the following claims.
이상의 본 발명의 구성 및 작용에 따르면, FRP는 실리콘에 비해 인성(toughness)이 대단히 좋기 때문에 웨이퍼의 씨닝 공정이나 다이싱 공정 등에서 웨이퍼(또는 칩)에 가해지는 기계적인 충격을 대단히 효율적으로 흡수할 수 있어서 얇은 칩의 사용을 가능하게 하며, 그 결과 보다 경박 단소화된 전자제품을 만드는데 기여할 수 있다. 또한 FRP를 이용하여 강화된 반도체 칩은 휨강도가 대단히우수하여 기존의 방법으로는 적용이 어려운 패키징 기술을 적용할 수 있기 때문에 고품질의 반도체 제품의 생산에 기여할 수 있다.According to the configuration and operation of the present invention, FRP has a very good toughness (compared to silicon), so it can absorb the mechanical shock applied to the wafer (or chip) very efficiently in the thinning or dicing process of the wafer. This enables the use of thinner chips, and consequently contributes to making thinner and lighter electronics. In addition, the semiconductor chip strengthened by using FRP is very excellent in bending strength and can be applied to the packaging technology that is difficult to apply in the conventional method can contribute to the production of high-quality semiconductor products.
결국, 생산공정 단순화에 따른 생산비 절감, 웨이퍼 씨닝 공정에서 발생되는 웨이퍼 손상의 최소화, 칩내 잔존 스트레스 최소화에 따른 품질향상, 패키지 바디와의 접착력 강화에 따른 패키지 크랙 예방, 칩 두께 감소에 따른 휨 강도저하의 개선 및 칩 크랙 발생 예방, 칩 두께 감소에 따른 스크라이브 라인의 수축(shrink)이 가능하여 네트 다이(net die) 수 증가(수율향상), 칩핑 감소에 따른 제품의 품질향상, 및 MCM(multi-칩 module)의 T/C 신뢰성 개선 효과 등 여러 가지 장점을 지니게 된다.As a result, the production cost is reduced by simplifying the production process, the wafer damage caused by the wafer thinning process is minimized, the quality is improved by minimizing the residual stress in the chip, the package crack is prevented by the adhesion to the package body, and the bending strength is reduced by the chip thickness. Improvement of the number of net dies (improved yield), improved product quality due to reduced chipping, and MCM (multi- The chip module has various advantages such as improved T / C reliability.
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