KR20030075745A - Method of Forming Metal Gate in Semiconductor Device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 금속게이트 형성방법에 관한 것으로서, 보다 구체적으로는 양호한 프로파일을 얻고 브리지 발생을 방지할 수 있는 다마신공정을 이용한 금속게이트 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a metal gate of a semiconductor device, and more particularly, to a method of forming a metal gate using a damascene process that can obtain a good profile and prevent bridge generation.
반도체소자가 고집적화됨에 따라 금속 게이트구조가 요구되었으며, 다마신공정을 이용하여 메탈 게이트를 형성하였다.As semiconductor devices have been highly integrated, metal gate structures have been required, and metal gates have been formed using damascene processes.
도 1a 내지 도 1f는 종래의 다마신공정을 이용한 메탈 게이트 형성방법을 설명하기 위한 공정 단면도를 도시한 것이다.1A to 1F are cross-sectional views illustrating a method of forming a metal gate using a conventional damascene process.
도 1a를 참조하면, 반도체 기판(100)상에 제1절연막 및 더미 게이트용 제1도전막을 순차 형성한 다음 사진식각공정을 이용하여 패터닝하여 더미 게이트 절연막(110)과 더미 게이트(120)를 형성한다. 이때, 더미 게이트 절연막(110)으로 산화막이 사용되고, 더미 게이트(120)로 폴리실리콘막이 사용된다. 도면상에는 도시되지 않았으나, 상기 게이트 패터닝공정후 게이트 폴리산화공정을 수행할 수도 있다.Referring to FIG. 1A, the first insulating layer and the first conductive layer for the dummy gate are sequentially formed on the semiconductor substrate 100, and then patterned by using a photolithography process to form the dummy gate insulating layer 110 and the dummy gate 120. do. In this case, an oxide film is used as the dummy gate insulating film 110, and a polysilicon film is used as the dummy gate 120. Although not shown in the drawing, a gate polyoxidation process may be performed after the gate patterning process.
이어서, 상기 더미 게이트(120)를 마스크로 하여 기판으로 소정의 도전형을 갖는 불순물을 이온주입하여 소오스/드레인 영역을 위한 저농도 불순물영역(131)을형성한다. 통상적인 스페이서 형성방법으로 상기 더미 게이트(120)의 측벽에 스페이서(140)를 형성한다. 다음, 상기 저농도 불순물영역(131)과 동일한 도전형의 불순물을 기판으로 이온주입하여 소오스/드레인 영역을 위한 고농도 불순물영역(132)을 형성한다.Subsequently, an impurity having a predetermined conductivity type is implanted into the substrate using the dummy gate 120 as a mask to form a low concentration impurity region 131 for the source / drain regions. The spacer 140 is formed on the sidewall of the dummy gate 120 by a conventional spacer forming method. Next, ion-implanted impurities of the same conductivity type as the low concentration impurity region 131 are implanted into the substrate to form a high concentration impurity region 132 for the source / drain regions.
도 1b와 같이 더미 게이트(120)를 포함한 기판전면에 산화막(150)을 증착하고, 도 1c와 같이 CMP(Chemical Mechanical Polishing)공정을 통해 상기 더미 게이트(120)가 노출될 때까지 상기 산화막(150)을 폴리싱한다.The oxide film 150 is deposited on the entire surface of the substrate including the dummy gate 120 as shown in FIG. 1B, and the oxide film 150 is exposed until the dummy gate 120 is exposed through a chemical mechanical polishing (CMP) process as shown in FIG. 1C. )).
도 1d와 같이 더미 게이트 절연막(110)과 더미 게이트(120)를 제거하면, 개구부(160)가 형성된다. 이어서, 도 1e와 같이 더미 게이트(120)가 제거되어 형성된 개구부(160)내에 게이트 절연막(170)을 형성하고, 기판전면에 배리어 메탈(175) 및 게이트용 금속막(180)을 증착한다.When the dummy gate insulating layer 110 and the dummy gate 120 are removed as shown in FIG. 1D, an opening 160 is formed. Subsequently, as shown in FIG. 1E, the gate insulating layer 170 is formed in the opening 160 formed by removing the dummy gate 120, and the barrier metal 175 and the gate metal layer 180 are deposited on the entire surface of the substrate.
도 1f와 같이, CMP공정을 통해 상기 금속막(180)과 배리어 메탈(175)을 CMP 공정을 통해 폴리싱하여, 게이트 절연막(170)상에 배리어 메탈(175)을 구비한 금속게이트(181)를 형성한다.As shown in FIG. 1F, the metal film 180 and the barrier metal 175 are polished through the CMP process, and the metal gate 181 having the barrier metal 175 is formed on the gate insulating layer 170. Form.
그러나, 상기한 바와같은 종래의 금속 게이트 형성방법은 도 2a 에 도시된 바와같이, 폴리실리콘막으로 된 더미 게이트(220)가 노출될 때까지 산화막(250)을 CMP할 때, CMP 스톱퍼로 작용하는 스페이서 영역의 용적율이 낮아 CMP의 정지콘트롤이 어렵다. 이에 따라, 패턴밀도가 낮은 주변영역 또는 커다란 필드영역(205)에서 디싱(293)이 발생하거나 게이트(291)가 오버에칭되어 프로파일이 불량해지는 문제점이 있었다.However, the conventional metal gate forming method as described above serves as a CMP stopper when CMP the oxide film 250 until the dummy gate 220 made of a polysilicon film is exposed, as shown in FIG. 2A. The low volume fraction of the spacer region makes it difficult to stop the CMP. Accordingly, a dishing 293 occurs in the peripheral area or the large field area 205 having a low pattern density, or the gate 291 is overetched, resulting in a poor profile.
또한, 상기한 바와같이 디싱현상이 발생된 상태에서 도 2b에 도시된 바와같이 금속막을 CMP하여 금속게이트(220)를 형성할 때, 디싱된 부분에 금속잔유물(295)이 남게되어 브리지 현상이 유발되는 문제점이 있었다.In addition, as described above, when the metal film CMP is formed to form the metal gate 220 as shown in FIG. 2B while dishing occurs, the metal residue 295 remains in the dished portion, causing a bridge phenomenon. There was a problem.
본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 더미게이트 형성시 식각정지층을 적층하여 후속의 CMP 공정을 진행하므로써, 양호한 게이트 프로파일을 얻을 수 있으며, 브리지 발생을 방지할 수 있는 반도체 소자의 금속게이트 형성방법을 제공하는 데 그 목적이 있다.An object of the present invention is to solve the problems of the prior art as described above, by laminating an etch stop layer during the formation of the dummy gate to proceed to the subsequent CMP process, it is possible to obtain a good gate profile, to prevent the occurrence of bridges It is an object of the present invention to provide a method for forming a metal gate of a semiconductor device.
본 발명의 다른 목적은 더미게이트와 식각정지층사이에 스트레스 완화층을 삽입하여 게이트 폴리산화공정시 버드빅의 감소를 방지할 수 있는 반도체 소자의 금속 게이트 형성방법을 제공하는 데 그 목적이 있다.Another object of the present invention is to provide a method for forming a metal gate of a semiconductor device that can prevent the reduction of Budvik during the gate poly-oxidation process by inserting a stress relaxation layer between the dummy gate and the etch stop layer.
본 발명의 또 다른 목적은 고집적화 및 미세화에 적합한 반도체 소자의 금속게이트 형성방법을 제공하는 데 그 목적이 있다.Another object of the present invention is to provide a method for forming a metal gate of a semiconductor device suitable for high integration and miniaturization.
도 1a 내지 도 1f는 종래의 반도체 소자의 금속게이트 형성방법을 설명하기 위한 공정단면도,1A to 1F are cross-sectional views illustrating a method of forming a metal gate of a conventional semiconductor device;
도 2a 및 도 2b는 종래의 반도체 소자의 금속게이트 형성방법에 있어서, 프로파일불량과 브리지의 발생을 설명하기 위한 도면,2A and 2B are views for explaining the occurrence of a profile defect and a bridge in a method of forming a metal gate of a conventional semiconductor device;
도 3은 본 발명의 반도체 소자의 금속 게이트 형성방법에 있어서, 게이트 측면에서의 버즈빅을 감소를 설명하기 위한 도면,3 is a view for explaining the reduction of the buzz big at the gate side in the method for forming a metal gate of the semiconductor device of the present invention,
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 소자의 금속게이트 형성방법을 설명하기 위한 도면,4A to 4F are views for explaining a metal gate forming method of a semiconductor device according to an embodiment of the present invention;
도 5a 및 도 5b는 본 발명의 반도체 소자의 금속게이트 형성방법에 있어서, CMP 정지층의 사용에 따라 양호한 게이트 프로파일을 보여주는 단면도,5A and 5B are cross-sectional views showing a good gate profile according to the use of a CMP stop layer in the method of forming a metal gate of a semiconductor device of the present invention;
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
400 : 반도체 기판 410 : 더미 게이트 절연막400: semiconductor substrate 410: dummy gate insulating film
420 : 더미 게이트 423 : 완충층420: dummy gate 423: buffer layer
425 : CMP 정지층 431, 432 : 불순물영역425: CMP stop layer 431, 432: impurity region
440 : 스페이서 450 : 절연막440: spacer 450: insulating film
460 : 개구부 470 : 게이트 절연막460: opening 470: gate insulating film
480 : 금속막 481 : 금속게이트480: metal film 481: metal gate
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 더미 게이트 절연막과 그의 상부에 스트레스 완화층 및 CMP 정지층을 구비한 더미 게이트를 형성하는 단계와; 산화공정을 수행하는 단계와; 상기 게이트의 측벽에 스페이서를 형성하는 단계와; 기판 전면에 절연막을 형성하는 단계와; 상기 절연막을 상기 CMP 정지층이 노출될 때까지 CMP 하는 단계와; 노출된 CMP 정지층, 스트레스 완화층, 더미 게이트 및 더미 게이트 절연막을 제거하여 개구부를 형성하는 단계와; 상기 개구부내에 게이트 절연막을 형성하는 단계와; 상기 개구부내의 게이트 절연막상에 금속 게이트를 형성하는 단계를 포함하는 반도체 소자의 금속 게이트 형성방법을 제공하는 것을 특징으로 한다.The present invention for achieving the above object comprises the steps of forming a dummy gate insulating film on the semiconductor substrate and a dummy gate having a stress relaxation layer and a CMP stop layer thereon; Performing an oxidation process; Forming a spacer on sidewalls of the gate; Forming an insulating film on the entire surface of the substrate; CMP the insulating film until the CMP stop layer is exposed; Removing the exposed CMP stop layer, stress relaxation layer, dummy gate and dummy gate insulating film to form an opening; Forming a gate insulating film in the opening; It provides a method of forming a metal gate of a semiconductor device comprising the step of forming a metal gate on the gate insulating film in the opening.
상기 더미 게이트는 도핑된 폴리실리콘막 또는 도핑되지 않은 폴리실리콘막중 하나를 사용하고, 상기 스트레스 완화층은 더미 게이트를 산화시켜 형성된 산화막, PECVD 또는 LPCVD 법으로 증착된 산화막, 또는 O2를 포함하는 개스를 사용하여 플라즈마 처리하여 형성된 산화막으로서, 30 내지 500Å의 두께를 갖는다.The dummy gate uses one of a doped polysilicon film or an undoped polysilicon film, and the stress relaxation layer includes an oxide film formed by oxidizing the dummy gate, an oxide film deposited by PECVD or LPCVD, or a gas including O 2 . Is an oxide film formed by plasma treatment using a film having a thickness of 30 to 500 kPa.
상기 CMP 정지층으로 질소를 함유하는 막, 예를 들면 SiN, SiBN 또는 BN을 사용하며, 그의 두께가 50 내지 1000Å이다.A film containing nitrogen such as SiN, SiBN or BN is used as the CMP stop layer, and its thickness is 50 to 1000 mm 3.
상 스페이서는 상기 절연막과의 식각선택비가 높은 물질, 예를 들면 HTO, LTO 또는 LTN를 사용하며, 그의 두께가 30 내지 1000Å이다.The phase spacer uses a material having a high etching selectivity with respect to the insulating film, for example, HTO, LTO, or LTN, and has a thickness of 30 to 1000 mW.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명의 실시예를 첨부 도면을 참조하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to describe the present invention in more detail.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 다마신공정을 이용한 반도체 소자의 금속 게이트 형성방법을 설명하기 위한 공정 단면도를 도시한 것이다.4A through 4F are cross-sectional views illustrating a method of forming a metal gate of a semiconductor device using a damascene process according to an exemplary embodiment of the present invention.
도 4a를 참조하면, 반도체 기판(400)상에 제1절연막(410) 및 제1도전막(420) 그리고 제2절연막(423)과 제4절연막(425)을 순차 형성한다. 이때, 제1절연막(410)은 더미 게이트 절연막을 위한 것으로서, 산화막으로 이루어지고, 제1도전막(420)은 더미 게이트를 위한 것으로서, 도핑된 폴리실리콘막 또는 도핑되지 않은 폴리실리콘막으로 이루어진다.Referring to FIG. 4A, a first insulating layer 410, a first conductive layer 420, a second insulating layer 423, and a fourth insulating layer 425 are sequentially formed on the semiconductor substrate 400. In this case, the first insulating film 410 is for the dummy gate insulating film, and is made of an oxide film, and the first conductive film 420 is for the dummy gate, and is made of a doped polysilicon film or an undoped polysilicon film.
그리고, 제2절연막(423)은 후속의 게이트 폴리 산화공정(Gpox)에서 스트레스를 완화시켜 게이트 측면의 버드빅을 감소시키기 위한 절연막으로서, 30 내지 500Å의 두께를 갖는 산화막으로 이루어진다. 제2절연막(423)인 산화막은 제1도전막(420)인 폴리실리콘막을 열산화시켜 형성하거나, PECVD(Plasma Enhanced CVD) 또는 LPCVD(Low Pressure CVD)법으로 증착하거나, 또는 O2를 포함하는 개스를 사용하여 플라즈마 처리하여 형성한다.The second insulating film 423 is an insulating film for reducing stress on the side of the gate by relieving stress in a subsequent gate poly oxidation process (Gpox). The second insulating film 423 is formed of an oxide film having a thickness of 30 to 500 Å. The oxide film, which is the second insulating film 423, is formed by thermally oxidizing the polysilicon film, which is the first conductive film 420, or is deposited by a plasma enhanced CVD (PECVD) or low pressure CVD (LPCVD) method, or a gas including O 2. It is formed by plasma treatment using.
제4절연막(425)은 후속의 절연막의 CMP 공정시 CMP정지층으로서의 역할을 하는 것으로서, 질소(N)를 함유하는 막, 예를 들면 SiN, SiBN, 또는 BN 으로 이루어진다. 제4절연막(425)은 50 내지 1000Å의 두께로 형성된다.The fourth insulating film 425 serves as a CMP stop layer in the subsequent CMP process of the insulating film, and is made of a film containing nitrogen (N), for example, SiN, SiBN, or BN. The fourth insulating film 425 is formed to a thickness of 50 to 1000 Å.
이어서, 상기 제1 내지 제3절연막(410), (423), (425)과 제1도전막(420)을 사진식각공정을 이용하여 패터닝하여 더미 게이트 절연막(410)와 그의 상부에 버드빅 감소용 산화막(423)과 CMP 정지층(425)이 존재하는 더미 게이트(420)를 형성한다.Subsequently, the first to third insulating layers 410, 423, 425, and the first conductive layer 420 are patterned by using a photolithography process to reduce Budvik on the dummy gate insulating layer 410 and the upper portion thereof. The dummy gate 420 having the molten oxide film 423 and the CMP stop layer 425 is formed.
이때, 도면상에는 도시되지 않았으나, 상기 게이트 형성공정이 수행된 후 게이트 폴리산화공정(Gpox)을 수행할 수도 있다. 도 3에 도시된 바와같이 본 발명에서는 더미게이트(320)와 CMP 정지층(325)사이에 버드빅 감소용 산화막(323)이 존재하기 때문에, 스트레스가 완화되어 게이트 측면에서의 버스빅의 발생을 감소시켜 줄 수 있게 된다.In this case, although not shown in the drawing, a gate poly-oxidation process (Gpox) may be performed after the gate forming process is performed. As shown in FIG. 3, in the present invention, since the Budvik reduction oxide film 323 is present between the dummy gate 320 and the CMP stop layer 325, stress is alleviated to prevent the occurrence of busbic on the side of the gate. Can be reduced.
다시 말하면, 버드 빅 감소용 산화막(323)이 존재하지 않는 경우에는, 게이트 측면에서 발생하는 버드빅이 발생하게 되는데, 이러한 버드빅의 발생은 후속의 더미 게이트 제거후 배리어 메탈과 금속게이트용 금속막의 증착시, 개구부내에 충분이 채워지지 않게 되어 양호한 게이트 프로파일을 얻을 수 없게 된다. 이러한 문제는 소자의 크기가 보다 미세화됨에 따라 더욱더 심각해진다. 그러므로, 본 발명은 CMP 정지층(325)하부에 산화막(323)을 형성하여 줌으로써 게이트 측면의 버드빅을 감소시켜 줄 수 있으므로, 개구부내에 배리어 메탈과 금속게이트용 금속막을 충분히 채워줄 수 있어 양호한 게이트 프로파일을 얻을 수 있다.In other words, when the bud big reduction oxide film 323 does not exist, bud big generated on the side of the gate is generated. This generation of bud big occurs after the removal of the dummy gate and the barrier metal and the metal film for the metal gate. During deposition, the openings are not sufficiently filled and a good gate profile cannot be obtained. This problem becomes more and more serious as the size of the device becomes smaller. Therefore, according to the present invention, since the oxide film 323 is formed under the CMP stop layer 325, it can reduce Budvik on the side of the gate, and thus, the barrier metal and the metal gate metal film can be sufficiently filled in the openings. Can be obtained.
이어서, 상기 더미 게이트(420)를 마스크로 하여 기판으로 소정의 도전형을 갖는 불순물을 이온주입하여 소오스/드레인 영역을 위한 저농도 불순물영역(431)을 형성한다. 다음, 스페이서용 절연막을 기판전면에 증착한 다음 이방성식각하여 상기 더미 게이트(420)의 측벽에 스페이서(440)를 형성하고, 상기 저농도 불순물영역(431)과 동일한 도전형의 불순물을 기판으로 이온주입하여 소오스/드레인 영역을 위한 고농도 불순물영역(432)을 형성한다.Subsequently, an impurity having a predetermined conductivity type is implanted into the substrate using the dummy gate 420 as a mask to form a low concentration impurity region 431 for a source / drain region. Next, an insulating film for a spacer is deposited on the entire surface of the substrate, and then anisotropically etched to form a spacer 440 on the sidewall of the dummy gate 420, and implanting ions of the same conductivity type as the low concentration impurity region 431 into the substrate. As a result, a high concentration impurity region 432 is formed for the source / drain regions.
이때, 상기 스페이서(440)용 절연막은 상기 CMP 정지층(425)과 습식식각 또는 건식식각 선택비가 높은 물질, 예를 들어 1000:1 의 식각선택비를 갖는 물질을 사용하는데, HTO(High Temperature Oxide), LTO(Low Temperature Oxide), LTN(Low Temperature Nitride) 등을 사용하며, 30 내지 1000Å의 두께를 갖는다.In this case, the insulating layer for the spacer 440 is a material having a high wet or dry etching selectivity with the CMP stop layer 425, for example, a material having an etch selectivity of 1000: 1, HTO (High Temperature Oxide) ), LTO (Low Temperature Oxide), LTN (Low Temperature Nitride) and the like, and has a thickness of 30 to 1000Å.
도 4b와 같이 더미 게이트(420)를 포함한 기판전면에 제4절연막으로서 산화막(450)을 증착하고, 도 4c와 같이 CMP(Chemical Mechanical Polishing)공정을 통해 상기 CMP 정지층(425)이 노출될 때까지 상기 산화막(450)을 폴리싱한다.When the oxide film 450 is deposited as a fourth insulating layer on the front surface of the substrate including the dummy gate 420 as shown in FIG. 4B, and the CMP stop layer 425 is exposed through a chemical mechanical polishing (CMP) process as shown in FIG. 4C. Until then, the oxide film 450 is polished.
도 4d와 같이 더미 게이트 절연막(410)과 더미 게이트(420)를 습식식각공정 또는 건식식각공정을 통해 제거하면, 개구부(460)가 형성된다. 이어서, 도 4e와 같이 개구부(460)내에 게이트 절연막(470)을 형성하고, 기판전면에 배리어 메탈(475) 및 게이트용 금속막(480)을 증착한다.As illustrated in FIG. 4D, when the dummy gate insulating layer 410 and the dummy gate 420 are removed through a wet etching process or a dry etching process, an opening 460 is formed. Next, as shown in FIG. 4E, the gate insulating film 470 is formed in the opening 460, and the barrier metal 475 and the gate metal film 480 are deposited on the entire surface of the substrate.
도 4f와 같이, CMP공정을 통해 상기 금속막(480)과 배리어 메탈(475)을 CMP 공정을 통해 폴리싱하여, 게이트 절연막(470)상에 배리어 메탈(475)을 구비한 금속게이트(481)를 형성한다.As shown in FIG. 4F, the metal film 480 and the barrier metal 475 are polished through the CMP process, and the metal gate 481 including the barrier metal 475 is formed on the gate insulating film 470. Form.
본 발명의 금속 게이트 형성방법은 도 5a 에 도시된 바와같이, 산화막(550)의 CMP 공정시, CMP 정지층(525)이 노출될 때까지 산화막(550)을 CMP하여 줌으로써, 패턴밀도가 낮은 주변영역 또는 커다란 필드영역(505)에서도 디싱현상은 발생되지 않을 뿐만 아니라 더미게이트의 오버에칭에 의한 프로파일의 불량도 발생되지 않는다. 따라서, 도 5b에 도시된 바와같이 금속게이트용 금속막의 CMP 공정후에도 금속잔유물이 남게되는 현상은 발생되지 않는다.In the metal gate forming method of the present invention, as shown in FIG. 5A, in the CMP process of the oxide film 550, CMP of the oxide film 550 is exposed until the CMP stop layer 525 is exposed. In the region or the large field region 505, dishing does not occur, nor does the profile fail due to overetching of the dummy gate. Accordingly, as shown in FIG. 5B, a phenomenon in which metal residues remain even after the CMP process of the metal gate metal film does not occur.
상기한 바와같은 본 발명에 따르면, 더미 게이트의 상부에 버트빅 감소용 절연막과 CMP 정지용 절연막을 형성하여 산화막의 CMP 공정을 수행함으로써, 디싱현상을 방지하고, 금속잔유물에 의한 브리지 현상을 방지할 수 있을 뿐만 아니라 양호한 게이트 프로파일을 얻을 수 있는 이점이 있다.According to the present invention as described above, by forming a buttvik reducing insulating film and a CMP stop insulating film on the dummy gate to perform the CMP process of the oxide film, it is possible to prevent dishing phenomenon and to prevent bridge phenomenon caused by metal residues. In addition, there is an advantage that a good gate profile can be obtained.
또한, 더미 게이트 형성후 산화공정수행시 게이트 측면에서의 버드빅을 감소시켜 줌으로써 양호한 게이트 프로파일을 얻을 수 있을 뿐만 아니라 고집적화 및미세화소자에 유리하게 적용할 수 있는 이점이 있다.In addition, by reducing the budbig on the side of the gate during the oxidation process after forming the dummy gate, it is possible to obtain a good gate profile as well as to be advantageously applied to highly integrated and micronized devices.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
Claims (10)
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