KR20030074705A - 집적 회로 내에 배터리를 형성하는 장치 및 방법 - Google Patents

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Abstract

집적 회로 내부에 존재하는 저전류 전자 소자(900)에 전압을 제공하기 위해 집적 회로 내부에 배터리(420)를 제공하는 방법 및 구조가 개시되어 있다. 본 방법은 집적 회로의 완성된 전기 회로를 형성하기 위한, 반도체 웨이퍼(402) 상에 전자 소자층(900)을 생성하는 FEOL(Front-End-Of-Line) 처리 공정과 이에 뒤따라 오는 전자 소자들을 서로 배선하기 위한 BEOL(Back-End-Of-Line) 집적 공정을 포함한다. BEOL 집적 공정은 전자 소자층 상에 다층 구조의 배선층을 형성하는 단계를 포함한다. 각각의 배선층은 절연성 물질 내에 매립된 도전성 금속 배선(예를 들면, 금속 도금된 비아, 도전성 배선 라인 등)을 포함한다. 배터리(420)는 BEOL 집적 공정 중에 하나 이상의 배선층 내에 형성되고, 도전성 금속 배선(432, 434, 442, 444)은 배터리의 양극 단자(424) 및 음극 단자(422)를 전자 소자(900)에 도전성 결합시킨다. 배터리(420)는 배터리 전극들과 전해질 사이의 구조적 및 기하학적 관계에 대해 몇가지 상이한 토폴로지를 가질 수 있다. 다수의 배터리들이 하나 이상의 배선층 내에 형성될 수 있으며, 전자 소자들에 도전성 결합될 수 있다. 다수의 배터리들은 직렬 또는 병렬로 연결될 수 있다.

Description

집적 회로 내에 배터리를 형성하는 장치 및 방법{APPARATUS AND METHOD FOR FORMING A BATTERY IN AN INTEGRATED CIRCUIT}
반도체 칩을 포함할 수 있는 집적 회로는 벌크 실리콘 웨이퍼 상의 전자 소자들 및 이 전자 소자들을 도전성 결합시키는 금속 배선 패턴을 포함하며, 그 결과 전기 회로를 형성하게 된다. "도전성" 및 유사 단어들은 달리 기술되어 있지 않는 한 본 명세서에서는 "전기 전도성"을 의미한다. 전자 소자로는 전계 효과 트랜지스터, 바이폴라 트랜지스터, 다이오드 등이 있다. 금속 배선 패턴으로는 도전성 배선 라인, 금속 도금된 비아 등이 있다. 집적 회로에서, 금속 배선 패턴은 다층으로 되어 있으며, 각 층은 유전체 물질과 같은 절연성 물질 내에 매립되어 있는 층내 금속 배선 패턴(intra-layer metallic wiring pattern)을 포함하고 있다. 주어진 층의 층내 금속 배선 패턴은 전자 소자들에는 물론, 하나 이상의 다른 층에 있는 층내 금속 배선 패턴들에도 도전성 결합되어 있을 수 있다.
집적 회로의 전자 소자들은 바이어스 전압 및 기준 전압을 필요로 하며, 이들 전압은 통상적인 또는 표준 전압원에 의해 공급되고 있다. 통상적인 또는 표준전압원으로는 시판되고 있어 언제라도 이용가능한 배터리 등이 있다. 비표준 바이어스 및 비표준 기준 전압을 필요로 하는 특정의 집적 회로 응용 분야의 경우에는, 통상적인 또는 표준 전압원이 부적절할 경우가 있다. 비표준 바이어스 또는 비표준 기준 전압이란 표준 전압원에 의해 공급되는 전압에 포함되지 않는 임의의 전압을 말한다.
특정 집적 회로의 특별한 요구 조건에 따라 비표준 바이어스 전압 및 비표준 기준 전압을 공급하는 방법 및 구조가 필요하다.
본 발명은 집적 회로 내부에 존재하는 저전류 전자 소자에 전압을 제공하기 위해 집적 회로 내부에 배터리를 제공하는 방법 및 구조에 관한 것이다.
도 1은 본 발명의 실시예들에 따른, 배터리 및 도전성 금속 배선을 포함하는 집적 회로의 정단면도이다.
도 2는 본 발명의 실시예들에 따른, 기판 및 이 기판 내의 제1 도전층을 포함하는 제1 전기 화학적 구조의 정단면도이다.
도 3a는 기판 상에 에치 스톱층과 제1 층간 유전체층(inter-level dielectric layer; ILD layer)을 증착하고, 제1 ILD층과 에치 스톱층 내에 제2 트렌치를 형성함으로써 제1 도전층의 제1 부분을 노출시킨 후의 도 2를 나타낸 도면이다.
도 3b는 에치 스톱 층 대신에 제1 ILD층의 상면, 제2 트렌치의 제1 측벽 및 제2 측벽, 그리고 제1 도전층의 표면 상에 확산 장벽막을 갖는 도 3a를 나타낸 도면이다.
도 4는 전해질층이 제2 트렌치의 측벽과 제1 도전층의 제1 부분 상에 컨포멀하게 형성된 결과로서 전해질층 내에 제3 트렌치가 생기고 이 제3 트렌치가 제2 도전성 물질로 충전된 후의 도 3a를 나타낸 도면이다.
도 5는 전해질층의 여분의 전해질 물질과 여분의 제2 도전성 물질을 제거하기 위한, 제1 ILD층의 상면에 대한 평탄화 후의 도 4를 나타낸 도면이다.
도 6은 제2 ILD층과 제3 ILD층을 제1 ILD층의 상면에 형성하고 상호 접속 비아 및 컨택 홀을 각각 제3 ILD층과 제2 ILD층 내에 형성한 후의 도 5를 나타낸 도면이다.
도 7은 상호 접속 비아 및 컨택 홀에 제3 도전성 물질이 충전된 후에 여분의 제3 도전성 물질이 평탄화에 의해 제거된 후의 도 6을 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따라 절연층 내에 제1 도전성 플레이트를 포함하는 제2 전기 화학적 구조의 정단면도이다.
도 9는 절연층 상에 에치 스톱층을 형성하고, 이 에치 스톱층 상에 제1 층간 유전체(ILD)층을 형성하고, 제1 ILD층과 에치 스톱층 내에 제1 트렌치를 형성함으로써 제1 도전성 플레이트의 일부를 노출시킨 후의 도 8을 나타낸 도면이다.
도 10은 제1 트렌치의 제1 및 제2 측벽과 제1 도전성 플레이트의 일부분 상에 제1 도전층을 컨포멀하게 형성한 결과로서 제1 도전층 내에 제2 트렌치가 생긴 후의 도 9를 나타낸 도면이다.
도 11은 제2 트렌치의 제1 측벽, 제2 측벽 및 하부 측벽(bottom wall) 상에 전해질층이 컨포멀하게 형성된 결과로서 이 전해질층 내에 제3 트렌치가 생긴 후의 도 10을 나타낸 도면이다.
도 12는 제3 트렌치에 제2 도전성 물질이 충전된 후의 도 11을 나타낸 도면이다.
도 13은 제1 ILD층의 상면에 대한 평탄화에 의해 제2 도전성 물질, 전해질층 및 제1 도전성 물질의 일부를 제거하고, 제2 도전성 물질의 잔류 부분으로부터 도전성 컨택이 형성된 후의 도 12를 나타낸 도면이다.
도 14는 본 발명의 실시예들에 따른 평면 배터리(planar battery)의 정단면도이다.
도 15는 본 발명의 실시예들에 따른, 직렬 연결된 2개의 배터리의 정단면도이다.
도 16은 본 발명의 실시예들에 따른, 직렬 연결된 3개의 배터리의 정단면도이다.
도 17은 본 발명의 실시예들에 따른, 직렬 연결된 3개의 배터리의 정단면도이다.
도 18은 본 발명의 실시예들에 따른, 병렬 연결된 2개의 배터리의 정단면도이다.
도 19는 배터리가 90도 회전되어 이 회전된 배터리와 정합(compatibility)하도록 도전성 금속 배선의 사이즈가 조정된(resized) 도 1을 나타낸 도면이다.
도 20a는 본 발명의 실시예들에 따른, U자형 배터리의 전해질을 나타낸 도면이다.
도 20b는 도 20a의 전해질을 포함하는 U자형 배터리를 나타낸 도면이다.
도 20c는 연장부(extension)를 부가한 후의 도 20b의 U자형 배터리를 나타낸 도면이다.
도 21은 본 발명의 실시예들에 따른 S자형 배터리를 나타낸 도면이다.
본 발명은 집적 회로 내에 전기 화학적 구조를 제공하는 데, 이 구조는 반도체 웨이퍼; 이 반도체 웨이퍼 상의 전자 소자층 - 이 전자 소자층은 적어도 하나의 전자 소자를 포함함 - ; 이 전자 소자층 상의 N개의 배선층 - N은 최소한 1 이고, N개의 배선층은 배선층 1, 배선층 2, ..., 배선층 N으로 표기하며, N개의 배선층은 제1 도전성 금속 배선 및 제2 도전성 금속 배선을 포함함 - ; 및 배선층 I, I+1, ..., K 내의 적어도 하나의 배터리 - I는 1, 2, ..., N으로 이루어지는 그룹으로부터 선택되고, K는 I, I+1, ..., N으로 이루어지는 그룹으로부터 선택됨 -; 을 포함하며, 제1 도전성 금속 배선은 적어도 하나의 배터리의 제1 전극을 적어도 하나의 전자 소자에 도전성 결합시키고, 제2 도전성 금속 배선은 배터리의 제2 전극을 적어도 하나의 전자 소자에 도전성 결합시킨다.
본 발명은 집적 회로 내부에 전기 화학적 구조를 형성하는 방법을 제공하며, 이 방법은 반도체 웨이퍼를 제공하는 단계; 이 반도체 웨이퍼 상에 전자 소자층을형성하는 단계 - 이 전자 소자층은 적어도 하나의 전자 소자를 포함함 - ; 이 전자 소자층 상에 N개의 배선층을 형성하는 단계 - N은 최소한 1 이고, N개의 배선층은 배선층 1, 배선층 2, ..., 배선층 N으로 표기함 - ; N개의 배선층 내에 제1 도전성 금속 배선 및 제2 도전성 금속 배선을 형성하는 단계; 및 배선층 I, I+1, ..., K 내에 적어도 하나의 배터리를 형성하는 단계 - I는 1, 2, ..., N으로 이루어지는 그룹으로부터 선택되고, K는 I, I+1, ..., N으로 이루어지는 그룹으로부터 선택됨 -; 를 포함하며, 제1 도전성 금속 배선은 적어도 하나의 배터리의 제1 전극을 적어도 하나의 전자 소자에 도전성 결합시키고, 제2 도전성 금속 배선은 배터리의 제2 전극을 적어도 하나의 전자 소자에 도전성 결합시킨다.
본 발명은 특정의 집적 회로의 특별한 요구 조건에 따라 비표준 바이어스 전압 및 비표준 기준 전압을 공급한다. 본 발명은 또한 저전력 입력을 필요로 하는 집적 회로에 전압을 공급함에 있어서 보다 많은 배선층을 필요로 하거나 더 큰 사이즈를 갖거나 또는 더 큰 부피를 차지하는 외부 전압원의 사용을 회피한다.
집적 회로는 그 중에서도 특히 FEOL(Front-End-Of-Line) 처리 공정과 그 후의 BEOL(Back-End-Of-Line) 집적 공정에 의해 제조될 수 있다. FEOL 처리 공정은 반도체 웨이퍼 상에 전자 소자층을 제조하는 단계를 포함하는 것으로서, 전자 소자들을 형성하는 지원 공정 단계들(예를 들어, 포토리소그라피, 어닐링, 이온 주입, 산화 등)을 포함한다. 반도체 웨이퍼는 그 중에서도 특히 매립 산화물층을 갖거나 또는 갖지 않는 벌크 단결정 실리콘 웨이퍼를 포함할 수 있다. 반도체 소자는 그 중에서도 특히 트랜지스터, 바이폴라 트랜지스터, 다이오드 등을 포함한다. BEOL 집적 공정에서는 전자 소자들을 서로 도전성 결합시켜 전자 소자층 상에 또한 그 상부에 다층 구조를 형성함으로써 완성된 전기 회로를 형성한다. 다층 구조의 각 층은 절연성 물질(예를 들면, 유전체 물질) 내에 매립된 도전성 금속 배선(예를 들면, 금속 도금된 비아, 도전성 배선 라인 등)을 포함하는 배선층으로서 생각될 수 있다. 이와 같이, 다층 구조의 층을 본 명세서에서는 "배선층(wiring level)"이라 하기로 한다. 각 배선층은 그 중에서도 특히 이전에 형성된 층 상에 유전체 물질층을 배치하는 단계, 유전체 물질 내에 트렌치 또는 비아를 형성하는 단계, 이 트렌치 또는 비아(또는 트렌치 또는 비아의 측벽 상)에 금속을 배치하는 단계, 및 그 층의 노출된 표면을 연마(즉, 평탄화)하는 단계에 의해 형성될 수 있다. 배선층들의 형성 결과, 각 배선층 내의 도전성 금속 배선은 다른 배선층 내의 도전성 금속 배선과 도전성 결합된다. BEOL 집적 공정의 결과로서, 집적 회로의 완성된 회로가 형성된다. 정의에 의하면, 전자 소자층의 형성이 완료되지 않았더라도, BEOL 집적 공정은 제1 금속 배선의 제1 부분이 반도체 웨이퍼 상에나 그 내에 형성되거나 또는 그에 결합되는 바로 그 때부터 시작된다.
본 발명은 집적 회로 내부에서 상기한 다층 구조의 배선층에 또는 그 위에 배터리를 형성하는 방법 및 구조를 제공한다. 본 발명의 배터리는 BEOL 집적 공정 중에 하나 이상의 배선층들 내에 형성된다. 다층 구조의 추가의 배선층이 배터리의 형성에 대응하기 위해 부가될 수 있지만, 도전성 금속 배선이 저밀도로 분포되어 있는 배선층의 일부에 배터리가 배치되는 상황인 경우에는 추가의 배선층을 부가하지 않고 배터리를 형성하는 것도 가능하다. 배터리는 하나 이상의 전자 소자 바로 상부에 형성되거나, 또는 하나 이상의 전자 소자 상부에서 이 전자 소자로부터 측방으로 어긋난 위치에 형성될 수도 있다.
도 1은 본 발명의 실시예에 따른, 벌크 반도체 웨이퍼(402), 이 벌크 반도체웨이퍼(402)에 결합된 전자 소자층(900), BEOL 집적 공정 중에 이 전자 소자층(900) 상에 형성되는 N개의 배선층, 및 BEOL 집적 공정 중에 형성되는 배터리(420)를 포함하는 집적 회로를 예시한 것이다. N개의 배선층은 배선층(901), 배선층(900+J), ..., 배선층(900+N)으로 표시되어 있고, 배터리(402)는 배선층(900+J)에 있으며, 여기서 2 < J < N 이다. 집적 회로(400)의 제조는 벌크 반도체 웨이퍼(402)(예를 들어, 매립 산화물층을 갖거나 갖지 않는 벌크 단결정 실리콘 웨이퍼)를 제공하는 것으로 시작한다. 이어서, FEOL 처리 공정에서는 당업자에게 공지된 임의의 방법으로 벌크 반도체 웨이퍼(402) 상에 전자 소자층(900)을 형성한다. 전자 소자층(900)은 반도체 물질(예를 들면, P- 실리콘)의 백그라운드(background)에 복수의 전자 소자를 포함하며, 수백만개 또는 그 이상의 전자 소자를 포함하기도 한다. 전자 소자로서는 그 중에서도 특히 전계 효과 트랜지스터, 바이폴라 트랜지스터, 다이오드 등을 들 수 있다. 설명의 목적상, 전자 소자층(900)은 소스/드레인(411), 소스/드레인(412), 채널(413), 게이트(414), 게이트 절연체(415), 및 절연성 스페이서(418)를 구비한 전계 효과 트랜지스터(FET)(410)를 포함하고 있다.
BEOL 집적 공정은 FEOL 처리 공정에 후속된다. BEOL 집적 공정은 N개의 배선층(N m1)을 형성하며, 절연성 물질(예를 들면, 유전체 물질) 내에 매립된 도전성 금속 배선을 형성하는 단계를 포함한다. 도전성 금속 배선으로는 전자 소자층(900) 상의 전자 소자들을 도전성 결합시키는 기능을 하는 도전성 배선, 금속 도금된 비아 등이 있다. 도전성 금속 배선 표시(432)는 배선층(901, ...,900+J-2) 내의 도전성 금속 배선을 나타내며, 각각의 배선층 내에 있는 모든 종류의 도전성 금속 배선(예를 들면, 도전성 배선 라인, 금속 도금된 비아 등)을 포함할 수 있다. 도전성 금속 배선 표시(434)는 배선층(901, ..., 900+J) 내의 도전성 금속 배선을 나타내며, 각각의 배선층 내에 있는 모든 종류의 금속 배선(예를 들면, 도전성 배선 라인, 금속 도금된 비아 등)을 포함할 수 있다. 전기 도체(442)는 도전성 금속 배선의 한 형태로서, 배선층(900+J-1) 내에 있는 도전성 플레이트(conductive plate), 도전성 플러그(conductive plug), 또는 유사한 도전성 볼륨(conductive volume)을 나타낸다. 전기 도체(444)는 도전성 금속 배선의 한 형태로서, 배선층(900+J+1) 내에 있는 도전성 플레이트, 도전성 플러그, 또는 유사한 도전성 볼륨을 나타낸다. 도시하지는 않았지만, 배선층(900+J+2, ..., 900+N)은 또한 모든 종류의 도전성 금속 배선(예를 들어, 도전성 배선 라인, 금속 도금된 비아 등)을 포함할 수 있다.
당업자에게 공지된 임의의 방법을 사용하여, 배선층(901)은 전자 소자층(900) 상에 형성되고, 배선층(900+I)(단, I = 2, 3, ..., N임)은 배선층(900+I-1) 상에 형성된다. N개의 배선층 각각은 그 중에서도 특히 이전에 형성된 배선층 상에 [또는 배선층(901)을 형성하기 위해 이전에 형성된 전자 소자층(900) 상에] 유전체 물질층을 배치하는 단계, 이 유전체 물질에 트렌치 또는 비아를 형성하는 단계, 이 트렌치 또는 비아에(또는 이 트렌치 또는 비아의 측벽 상에) 금속(예를 들면, 구리)을 배치하는 단계, 및 형성되어 있는 배선층의 노출면을 연마(즉, 평탄화)하는 단계에 의해 형성될 수 있다. 배선층들을 형성하는 공정들은 각각의 배선층을 다른 배선층에, FEOL 처리 공정 중에 형성된 하나 이상의 전자 소자들에, 및/또는 집적 회로(400) 외부에 있는 하나 이상의 전자 구조 또는 전기 소자들에 도전성 결합시킨다. 이와 같이 하여, 집적 회로(400)의 완성된 회로가 형성된다.
배터리(420)는 이하에 기술하는 바와 같이 도 2 내지 도 7과 관련된 배터리(38), 도 8 내지 도 13과 관련된 배터리(39) 또는 도 13과 관련된 배터리(170)를 형성하기 위해 J번째 배선층 내에 형성될 수 있다. 배터리(420)는 J번째 배선층과 관련하여 통상 수행되는 다른 공정들(예를 들면, 포토리소그라피 공정에 의해 비아를 형성하는 단계, 다마신 처리 공정에 의해 금속 배선을 부가하는 단계 등)과 동시에 형성될 수 있다. 배터리(420)는 도체(442)에 도전성 결합되어 있는 음극(-) 단자(442)를 갖는다. 배터리(420)는 도체(444)에 도전성 결합되어 있는 양극(+) 단자(424)를 갖는다. 배터리(420)는 양극 단자(424)로부터 도체(444)와 도전성 금속 배선 표시(434)를 거쳐 FET(410)의 소스/드레인(412)으로의 도전 경로와, 음극 단자(422)로부터 도체(442)와 도전성 금속 배선 표시(432)를 거쳐 FET(410)의 소스/드레인(411)으로의 도전 경로에 의해 FET(410)에 전압을 공급한다. 전술한 바와 같이, 배터리(420)는 J번째 배선층에 있으며, J는 1 ≤J ≤N 범위 내에 있는 임의의 양의 정수를 나타낸다. 이와 같이, 배터리(420)는 집적 회로(400)의 어떤 배선층에도 형성될 수 있다. 다른 대안으로서, 배터리(420)는 배선층(900+N)의 상면(448)에 형성될 수 있다. 일반적으로, 배터리(420)는 배선층(900+I)부터 배선층(900+K)(여기서, I는 1, 2, ..., N 중 임의의 값이고, K는 I, I+1, ..., N 중 임의의 값임)까지와 같은 어떤 범위의 배선층에 존재할 수 있다. 또한, 일반적으로 배터리(420)는 단 하나의 배터리, 이하에 기술하는 도 15 내지 도 17에서 예시하고 있는 직렬 연결된 다수의 배터리, 또는 이하에 기술하는 도 18에서 예시하고 있는 병렬 연결된 다수의 배터리를 나타낼 수 있다.
도 1의 배선층 구성은 구체예로서, 많은 다른 배선층 구성들도 실시 가능하다. 예를 들어, 도 1의 배터리(420)가 단 하나의 배선층(900+J)에 배치되어 있지만, 배터리(420)는 2개 이상의 배선층에 존재하게 하는 것을 고려할 수도 있다. 이를 설명해보면, 이하에 기술하게 될 도 14의 배터리(170)는 제1 도전층(172)(전극이 됨), 전해질(174), 및 제2 도전층(176)(전극이 됨)을 구비할 수 있으며, 여기서 각각은 상이한 배선층에 존재한다. 그렇지 않고, 제1 도전층(172), 전해질(174), 및 제2 도전층(176)은 단 하나의 배선층에 집합체로서 존재하게 하는 것을 고려할 수도 있다. 마찬가지로, 도전성 금속 배선은 또한 원하는 배선층에 할당될 수 있다. 상기한 형태의 배선층은 예시 및 설명의 목적상 제시된 것으로서, 모든 경우를 다 열거한 것도 아니며 개시된 구체적 형태에 한정시키려고 하는 것도 아니다. 많은 수정예 및 변형예들이 실시 가능하다. 당업자에게는 자명할 수도 있는 이러한 수정예들은 첨부한 청구항들에 의해 정의되는 본 발명의 범위 내에 포함되는 것으로 본다.
본 명세서에서는 배선층 표시에 대한 어떤 제약 요건이 포함되어 있다. 즉, 배터리 또는 배터리의 일부(예를 들어, 배터리의 전극)를 포함하는 배선층이 한 방향(450)에서는 배터리의 물리적 범위(physical extent)를 넘어서 연장될 수 없다.따라서, 도 1에서는, 단 하나의 배선층이 배터리(420)와 도체(442) 양쪽 모두를 포함할 수 없는 데, 그 이유는 도체(442)가 배터리(420)의 물리적 범위를 넘어서기 때문이다. 즉, 도체(442)는 배터리(420)의 양극 단자(424)와 음극 단자(422) 사이에 있는 공간을 차지하고 있지 않는다. 이와 반대로, 다수의 배선층이 배터리(420)의 양극 단자(424)와 음극 단자(422) 사이에 형성될 수 있는 데, 그 이유는 다수의 배선층들 중 이러한 각각의 배선층이 배터리(420)의 물리적 범위를 넘어서 연장되지 않기 때문이다. 또한, 하나의 배터리가 다수의 배선층 내에 포함될 수 있다는 것에도 유의하기 바란다. 예를 들어, 배터리의 제1 전극이 2개의 배선층 중 제1 배선층에 있고, 전해질과 배터리의 제2 배선층이 2개의 배선층 중 제2 배선층에 있는 것처럼 하나의 배터리가 2개의 배선층 내에 포함되어 있을 수 있다. 배선층 표시에 대한 상기의 제약 요건은 도전성 금속 배선의 배치가 배터리의 배치와 어떻게 관련되어 있는지에 관하여 본 발명의 특징을 명확하게 하는 데 도움이 된다.
도체(444)와 도체(442) 어느 것도 배터리(420)가 위치하고 있는 바로 그 배선층(900+J)(또는 900+J 내의 바로 그 다수의 배선층 - 그렇게 정의된 경우)에 있지 않다. 그렇지만, 배터리(420)는 90도[즉, 방향(450)에서 방향(451)으로] 회전될 수 있다. 이러한 회전의 결과, 배터리(420)의 양극 단자와 음극 단자가 도 19에 도시한 바와 같이 배치되며, 따라서 상기 양극 단자 및 음극 단자인 도체들[예를 들면, 도체(444) 및 도체(442)]은 배터리(420)가 위치하고 있는 바로 그 배선층(900+J)(또는 900+J 내의 다수의 배선층 - 그렇게 정의된 경우)에 위치하게될 것이다. 요약하면, 본 발명의 범위는 배터리(420)가 위치해 있는 곳과 관련한 도체(444, 442)의 배치에 대한 2가지 경우를 포함한다. 첫번째 경우는 도체(444, 442) 모두가 배터리(420)가 위치해 있는 바로 그 단일 배선층 또는 바로 그 다수 배선층들의 외부에 있는 경우이다. 두번째 경우는 도체(444, 442)가 배터리(420)가 위치해 있는 바로 그 단일 배선층 또는 바로 그 다수 배선층들 내에 있는 경우이다. 본 명세서에서는 도 20a, 도 20b, 도 20c 및 도 21에 도시한 바와 같이 몇가지 배터리 토폴로지(battery topology)가 제시되어 있다. 본 명세서에 제시되어 있는 배터리 토폴로지로는 U자형 배터리, 연장부(extension)를 갖는 U자형 배터리 및 S자형 배터리가 있다.
도 20a는 본 발명의 실시예에 따른 U자형 배터리의 전해질(600)을 도시한 것이다. 전해질(600)은 "U"자 형상을 가지며, 베이스(base; 601), 아암(arm; 604), 및 아암(606)을 구비한다. 베이스(602), 아암(604) 및 아암(606)이 모여 그 전체가 하나의 캐비티(cavity; 610)를 형성한다.
도 20b는 본 발명의 실시예에 따른, 도 20a의 전해질(600)을 구비한 U자형 배터리(650)를 도시한 것이다. 캐비티(610)는 부분적으로 또는 완전히 도전성 물질로 충전되어 캐비티 전극(cavity electrode; 620)을 형성한다. 도전성 물질을 갖는 베이스 전극(base electrode; 622)은 전해질(600)의 베이스(602)의 일부분에 접촉하고 있다. 일반적으로, U자형 배터리(650)의 전해질(600)은 정확히 U자의 형상을 가질 필요는 없지만, 하나의 베이스, 2개의 아암 및 하나의 캐비티를 가짐으로써, 캐비티가 부분적으로 또는 완전히 도전성 물질로 충전될 때, 그 결과 얻어지는 캐비티 전극의 도전성 물질이 베이스 및 2개의 아암과 접촉되어야 한다.
도 20c는 도 20b의 U자형 배터리에 연장부(624, 626)를 부가하여 형성된, 연장부를 갖는 U자형 배터리(670)를 도시한 것이다. 연장부(624, 626) 각각은 베이스 전극(622)의 도전성 물질을 포함하며, 전해질(600)의 아암(604, 606)의 일부분과 각각 접촉해야만 한다. 연장부(624, 626) 양쪽 모두가 존재하는 경우, 배터리(670)는 이중 연장부(Double Extension)를 갖는 U자형 배터리가 된다. 연장부(624) 또는 연장부(626) 모두가 아니고 둘 중 어느 하나만 존재하는 경우, 배터리(670)는 단일 연장부(Single Extension)를 갖는 U자형 배터리가 된다.
도 21은 본 발명의 실시예에 따른 S자형 배터리(680)를 도시한 것이다. S자형 배터리(680)는 전극(682)과 전극(686) 사이에 끼워져 있는 전해질(684)을 포함한다. S자형 배터리의 특징적 구성은 전극들 사이에 끼워져 있는 전해질의 층상 구조(stratified structure)[즉, 적층 구조(layered structure)]이다.
본 발명의 배터리는 비표준 전압 바이어스 또는 비표준 기준 전압을 필요로 하는 특정의 응용 분야를 위해 외부 전압원을 사용할 필요가 없게 해준다. 그 밖에도, 본 발명의 배터리는 저전력 입력을 필요로 하는 집적 회로에 전압 또는 전류를 각각 공급하는 외부 전압원 또는 외부 전류원을 사용하는 일을 방지하는 데, 여기서 이러한 외부 전압원 또는 외부 전류원은 요망되는 것보다 더 많은 배선층을 필요로 하거나, 더 큰 사이즈를 가지거나 또는 더 큰 부피를 차지하거나 한다. 예를 들어, 이러한 배터리는 사람의 신체 내부에 삽입할 목적의 도뇨관(catheter)에 센서가 설치될 수도 있는 생물 의학 분야에서 유익하게 사용될 수 있다. 이 센서는 그 센서의 회로에 전원을 공급하기 위한 배터리를 집적 회로 내에 포함하게 될 것이다. 다른 일례로서, 본 발명의 배터리는 디스크 드라이브 헤드상의 저전력 집적 회로 내부에 형성될 수도 있으며, 이 경우 배터리는 디스크 헤드가 필요로 하는 전력을 공급할 것이며 주기적으로 재충전될 수 있다. 게다가, 배터리와 관련한 열 순환(thermal cycling)이 FEOL 처리 공정에 비해 BEOL 집적 공정 동안 감소되는 데, 그 이유는 배터리가 BEOL 집적 공정 동안에 일어나는 더 낮은 온도의 영향을 받게 되기 때문이다. 열 순환이 감소되면 유리한 데, 그 이유는 배터리가 그 중에서도 특히 반응성이 높은 리튬 또는 리튬화 바나듐 산화물(lithiated vanadium oxide; Li8V2O5)을 포함할 수 있기 때문이다.
도 2 내지 도 7은 본 발명에 따른, 집적 회로[예를 들면, 도 1과 관련하여 전술한 집적 회로(400)] 내에서 사용하기 위한 배터리를 BEOL 집적 공정 동안에 형성하는 장치 및 방법을 도시한 것이다.
도 2는 제1 전기 화학적 구조(1)의 정단면도를 나타낸 것으로서, 제1 전기 화학적 구조(1)는 SiO2등과 같은 임의의 유전체 물질을 포함하는 기판(2) 및 이 기판(2) 내의 제1 도전층(8)을 구비하며, 제1 도전층(8)은 1999년도에 Beyer에 의해 개시된 다마신 공정(미국 특허 제5,965,459호, 본 명세서에 참고 문헌으로 인용함)과 같은 당업자에게 공지되어 있는 임의의 방법을 사용하여 형성된다. 기판(2)은 배선층[예를 들면, 도 1의 집적 회로(400)과 관련하여 저술한 배선층(901, 902, ..., 900+N) 중 어느 하나]의 일부분을 나타내며, 여기서 배선층은 유전체 물질 내부에 매립된 도전성 금속 배선을 포함한다. 기판(2)은 도 1과 관련하여 전술한 전자 소자층(900) 상이나 배선층(901, ..., 900+J, ..., 900+N) 중 어느 한 배선층 상과 같은 표면 상에 당업자에게 공지되어 있는 임의의 방법을 사용하여 증착된다.
기판(2)은 그 중에서도 특히 포토리소그라피법과 같은 당업자에게 공지된 임의의 방법에 의해 패터닝되고 에칭되어, 이에 따라 방향(5)에서의 폭이 약 0.3㎛(즉, 미크론) 내지 약 5㎛이고 높이가 약 0.3㎛ 내지 약 5㎛인 얕은 제1 트렌치(3)를 형성한다. 이 얕은 제1 트렌치(3)는 제1 도전성 물질로 충전되고, 이어서 여분의 제1 도전성 물질을 제거하고 처리된 기판(2)의 상면(4)을 평탄화하기 위해 화학 기계적 연마법(CMP) 등에 의해 연마된다. 얕은 제1 트렌치(3)를 제1 도전성 물질로 충전하여 제1 도전층(8)을 형성한다. 제1 도전층(8)은 1994년도에 Bates 등에 의해 개시된 바나듐의 반응성 스퍼터링법(미국 특허 제5,338,625호, 본 명세서에 참고 문헌으로 인용함)을 사용하거나 당업자에게 공지된 임의의 방법에 의해 형성될 수 있다. 제1 도전성 물질이 V2O5인 경우, 이 제1 도전성 물질은 전해 전지(electrolytic cell)의 캐소드(cathode)로서 기능한다. 제1 도전성 물질이 Li8V2O5또는 리튬인 경우, 이 제1 도전성 물질은 전해 전지의 애노드(anode)로서 기능한다. 전기 화학적 구조(1)로부터 얻어진 전해 전지가 도 5에서 도시한 배터리(38)이며, 이하에 설명한다.
도 3a는 평탄화된 기판(2) 상에는 에치 스톱층(9)(예를 들면, 질화 실리콘층)을, 그리고 에치 스톱 층(9) 상에는 제1 층간 유전체(ILD)층(10)을 순차적으로형성한 후의 도 2를 나타낸 것이다. 에치 스톱층(9) 및 제1 ILD층(10)은 당업자에게 공지된 임의의 방법에 의해 형성될 수 있다. 에치 스톱층(9)은 에칭에 대한 장벽으로서 기능하여, 도 5와 관련하여 이하에서 기술하게 될 후속하는 패터닝 단계, 화학적 습식 에칭 단계 또는 평탄화 단계에서 잔류 이온이 기판(2) 내로 화학적 확산하는 것을 방지한다. 에치 스톱층(9)은 약 0.015㎛ 내지 약 0.3㎛의 두께를 가진다. 에치 스톱층(9)의 에치 스톱 기능이 필요하지 않은 경우, 에치 스톱층(9)은 생략될 수 있다. 제1 층간 유전체(ILD)층(10)은 약 0.285㎛ 내지 약 4.7㎛의 두께를 갖는다.
제2 트렌치(13)는 제1 ILD층(10) 내에, 이하의 2 단계와 같은 당업자에게 공지된 임의의 방법에 의해 형성된다. 첫번째 단계에서, 제1 ILD층(10)은 당업자에게 공지된 적절한 포토리소그라피법을 사용하여 패터닝되고 에칭된다. 패터닝 및 에칭은 제1 ILD층(10)의 일부를 제거하고, 에치 스톱층(9) 상의 제1 ILD층(10)의 잔류 부분(12)을 남겨 둔다. 두번째 단계에서, 에치 스톱층(9)의 제1 부분(18)이 패터닝되고 에칭되어, 에치 스톱층(9)의 제1 부분(18)을 제거함으로써 제1 도전층(8)의 제1 부분(17) 상에 있는 에치 스톱층(9)의 제2 부분을 남겨두고 제1 도전층(8)의 제2 부분(11)을 노출시킨다.
제2 트렌치(13)가 직사각형 단면을 가지고 있는 경우, 제2 트렌치(13)는 제1 측벽(32) 및 제2 측벽(34)과, 제1 도전층(8)의 노출된 제2 부분(11)의 표면(36)과 거의 동일 평면을 이루는 하부 측벽을 갖는다. 다른 대안으로서, 제2 트렌치(13)는 원형 단면을 가질 수 있다.
도 3b는 도 3a의 다른 대안으로서, 도 3a의 에치 스톱층(9) 대신에 제1 ILD층(10)의 상면 상에, 제2 트렌치(13)의 제1 측벽(32)과 제2 측벽(34) 상에, 그리고 제1 도전층(8)의 표면(36) 상에 확산 장벽막(14)을 갖는 도 3a를 도시한 것이다. 확산 장벽막(14)은 당업자에게 공지된 임의의 방법에 의해 증착될 수 있다. 확산 장벽막(14)은 벌크 반도체 웨이퍼[예를 들면, 도 1의 벌크 반도체 웨이퍼(402)] 및 벌크 반도체 웨이퍼 바로 위의 소자층(device layer)[예를 들면, 도 1의 층(900)] 내부로의 불순물의 누설을 방지하는 확산 장벽으로서 기능한다. 이러한 불순물은 그 중에서도 특히 전기 화학적 구조(1) 내의 배터리의 전해질로부터 비롯된 것일 수 있다. 예를 들면, 도 1에서 불순물은 배터리(420)의 전해질로부터 도체(442) 및 도전성 금속 배선 표시(432)를 거쳐 FET(410)의 게이트(414) 내부로 누설될 수 있다. 다른 일례로서, 불순물은 배터리(420)의 전해질로부터 도체(444) 및 도전성 금속 배선 표시(434)를 거쳐 FET(410)의 소스/드레인(412) 내부로 누설될 수 있다. 확산 장벽막(14)의 물질은 제1 도전층(8)과 전해질층(41)을 전기적으로 절연시키지 않도록 전기 전도성이어야만 한다[전해질층(41)은 이후에 도 4 및 도 5와 관련하여 이하에 기술하는 바와 같이 형성된다]. 다른 대안으로서, 확산 장벽막(14)의 하부 부분(16)이 그 중에서도 특히 반응성 이온 에칭(RIE) 등에 의해 제거되어 제1 도전층(8)과 전해질층(41)을 전기적으로 절연시키지 않게 되는 경우, 확산 장벽막(14)이 전기 전도성일 필요는 없다. 확산 장벽으로서 효과적으로 기능하기 위해서는, 확산 장벽막(14)은 확산 장벽막(14)의 물질에 따른 최소 두께를 가져야만 하며, 약 50Å의 최소 두께가 몇몇 물질에 있어서 대표적인 값이다. 도 4 내지 도 7(이하에기술되어 있음)이 도 3a의 에치 스톱층(9)을 도시하고 있지만, 다른 대안으로서 도 3b의 확산 장벽막(14)이 에치 스톱층(9) 대신에 도 4 내지 도 7에서 사용될 수 있다. 이와 마찬가지로, 도 8 내지 도 18(이하에 기술되어 있음)이 도 3a 및 도 4 내지 도 7의 에치 스톱층(9)과 유사한 에치 스톱층(89)(특히 도 9 참조)을 도시하고 있지만, 다른 대안으로서 도 8 내지 도 18은 에치 스톱층(89) 대신에 확산 장벽막[예를 들면, 도 3b의 확산 장벽막(14)]을 사용할 수 있다.
도 4는 제1 ILD층(10)의 잔류 부분(12) 상에, 제2 트렌치(13)의 제1 측벽(32) 상에, 제2 트렌치(13)의 제2 측벽(34) 상에, 그리고 제1 도전층(8)의 제2 부분(11)의 표면(36) 상에 컨포멀(conformal)하게 전해질층(41)을 형성한 결과, 전해질층(41) 내에 제3 트렌치(44)가 생긴 후의 도 3a를 나타낸 것이다. 제3 트렌치(44)는 방향(6)에 거의 수직인 평면에서 그 중에서도 특히 직사각형 또는 원통형 단면을 가질 수 있다. 전해질층(41)은 제1 ILD층(10) 상부의 제1 부분(48) 및 제1 ILD층(10) 내의 제2 부분(42)을 구비한다. 전해질층(41)은 1994년도에 Bates 등에 의해 개시된 방법(미국 특허 제5,338,625호)과 같은 당업자에게 공지된 임의의 방법에 의해 형성될 수 있다. 미국 특허 제5,338,625호에 따르면, 리튬 인 산질화물(lithium phosphorous oxynitride)(Lipon) 또는 유사 물질과 같은 전해질 물질은 N2중에서 Li3PO4을 RF 마그네트론 스퍼터링하는 방법과 같은 공지된 방법에 의해 약 0.11㎛ 내지 약 1.8㎛의 거의 균일한 두께로 컨포멀하게 증착될 수 있다. 제2 도전층(49)은 전해질층(41) 상에 컨포멀하게 형성되어 있으며, 여기서 제2 도전층(49)은 전해질층(41)의 제1 부분(48) 상부의 제1 부분(50)과 전해질층(41)의 제2 부분(42) 내의 제2 부분(53)을 구비하고 있다. 제2 도전층(49)은 리튬 금속 또는 리튬화 바나듐 산화물(lithiated vanadium oxide)(Li8V2O5)과 같은 제2 도전성 물질을 포함하며, 따라서 제3 트렌치(44)는 제2 도전성 물질로 충전되어 있다. 이와 유사하게, Bates 등의 미국 특허 제5,333,625호에서는 리튬 인 산질화물(Lipon) 전해질의 막 상에 리튬 금속의 막을 증착시키고 있다.
도 5는 CMP와 같은 당업자에게 공지된 임의의 방법을 사용한 평탄화에 의해 제2 도전층(49)의 제1 부분(50) 및 전해질층(41)의 제1 부분(48)을 제거하여 평탄화된 구조(1)의 상면(57)이 남게 된 후의 도 4를 나타낸 것이다. 도 5에 도시한 일례에서, 구조(1)의 평탄화 결과, 약 0.225㎛ 내지 약 3.8㎛ 등의 높이[방향(6)] 및 약 0.08㎛ 내지 약 1.4㎛ 등의 폭[방향(5)]을 갖는 도전성 금속 플러그 또는 컨택(46)[이전에는 도 3a의 제2 도전층(49)의 제2 부분(53)이었음]이 형성된다. 전해질층(41)[즉, 도 4에 도시된 제2 부분(42)]은 도전성 금속 플러그 또는 컨택(46)의 제2 도전성 물질을 제1 도전층(8)의 제2 부분(11)으로부터 분리시킨다.
도 5에 도시되어 있는 구조(1)는 전해 전지, 즉 배터리(38)를 포함하며, 여기서 제1 도전층(8) 및 제1 도전성 플러그 또는 컨택(46)은 전극이며, 전해질층(41)은 리튬 이온 또는 다른 알칼리 금속의 이온과 같은 이온이 배터리(38)의 애노드로부터 배터리(38)의 캐소드로 이동하는 매질을 제공한다. 예를 들어, 배터리(38)에서, 도전성 플러그 또는 컨택(46)이 리튬 금속 또는 Li8V2O5과같은 제2 도전성 물질에서 유도된 것이기 때문에 애노드가 되고 제1 도전층(8)이 V2O5와 같은 제1 도전성 물질에서 유도된 것이기 때문에 캐소드가 되는 경우, 리튬 이온은 배터리의 방전 사이클 중에 도전성 플러그 또는 컨택(46)으로부터 제1 도전층(8)으로 이동한다. 다른 대안으로서, 배터리(38)에서, 제1 도전층(8)이 리튬 또는 Li8V2O5과 같은 제1 도전성 물질에서 유도된 것이기 때문에 애노드가 되고 도전성 플러그 또는 컨택(46)이 V2O5와 같은 제2 도전성 물질에서 유도된 것이기 때문에 캐소드가 되는 경우, 리튬 이온은 배터리의 방전 사이클 중에 제1 도전층(8)으로부터 도전성 플러그 또는 컨택(46)으로 이동한다.
전극(8, 46)이 박막 리튬 배터리의 전극인 경우, 전극(8, 46)은 Lee 등에 의해 개시된 것과 같은 물질을 포함할 수 있으며, 여기서 캐소드는 V2O5이고, 전해질은 리튬 인 산질화물(Lipon)이고, 애노드는 Li8V2O5이다. 참조 문헌으로서 본 명세서에 포함한, "All-Solid-State Rocking Chair Lithium Battery on a Flexible Al Substrate", Electrochemical and Solid-State Letters, 2(9) 425-427 (1999)를 참조하기 바란다. 1996년도의 Bates의 미국 특허 제5,567,210호(참조 문헌으로서 본 명세서에 포함시킴)는 리튬/Lipon/V2O5배터리의 출력과 표면적 사이의 관계를 나타내는 성능 특성에 대해 개시하고 있다. Bates의 미국 특허에서는 비정질 LiMn2O4캐소드가 결정질 LiCoO2캐소드보다 더 낮은 방전율(discharge rate)을 제공하는 것으로 개시하고 있으며, 주변 온도 배터리 제조(ambient temperature batteryfabrication)를 요구하는 응용 분야에 비정질 LiMn2O4캐소드를 추천하고 있다. 본 명세서에 참조 문헌으로 포함하고 있는, v1-5/1/98, URL "http://www.ccs.ornl.gov/3M/bates.html"의 John B. Bates의 물질을 참조하기 바란다. 또한, 본 명세서에 참조 문헌으로 포함하고 있는, Electrochemical and Solid State Letters, 2(2), 1999년 2월, 58-59 페이지에 있는 Park 등의 "All-Solid-State Lithium Thin-Film Rechargeable Battery With Lithium Manganese Oxide"(4.0 V[볼트]의 거의 일정한 전위를 가지며 쿨롱 효율(coulombic efficiency)이 양호하고 높은 전류 밀도를 전달할 수 있는 Li/Lipon/LiMn2O4를 포함하는 박막 배터리에 대해 기술하고 있음)를 참조하기 바란다. 평면 마이크로배터리가 금속 배선을 통해 직렬로 접속된다. Park 등에 의하면 이하에 기술하는 바와 같이 거의 32 볼트[V]의 고전압이 직렬 연결된 8개의 배터리로부터 얻을 수 있었다. 1994년도의 Kurokawa 등의 미국 특허 제5,308,720호(본 명세서에 참조 문헌으로서 포함함)에는, 리튬을 가역적으로 흡장(occlude) 및 방출(release)하는 물질로 이루어진 애노드, 비수계 전해질(non-aqueous electrolyte), 및 리튬/니켈/산소를 포함하는 복합 산화물(composite oxide)을 갖는 양의(+) 전극을 구비하는 비수계 배터리(non-aqueous battery)에 대해 개시하고 있다. 다른 대안의 전해 전지는 M/PbSnI4/(AgI, Ag)를 구비하며, 여기서 M은 캐소드로서 Sn 또는 Pb 중 어느 하나이며, PbSnI4는 전해질이고, AgI 및 Ag는 애노드이다. 본 명세서에 참조 문헌으로서포함한, T. A. Kuku의 "Ion Transport Studies on Vacuum Deposited PbSnI4Thin Films", Thin Solid Films, 340 (1) 292-296 (1999)을 참조하기 바란다. Gregor는 은(Ag) 캐소드, 산화은(Ag2O) 전해질 및 구리(Cu) 애노드의 교호 막을 구비하는, 기판 상의 전계 효과 트랜지스터에 바이어스 전위를 공급하는 초소형 구성 요소로서 적합한 박막 배터리의 형성에 대해 개시하고 있다. 본 명세서에 참조 문헌으로 포함한, "Thin Film Voltage Source", IBM Technical Disclosure Bulletin, 1964년 11월, 433 페이지를 참조하기 바란다. 또한, 전해 전지는 수산화칼륨 전해질 수용액(potassium hydroxide electrolyte in water)을 사용하는 Ag/Zn 배터리를 포함할 수 있다.
도 6은 도전성 금속 플러그 또는 컨택(46)으로의 경로를 형성한 후의 도 5를 나타낸 것으로서, 여기서 경로는 상호 접속 비아(65) 및 컨택 홀 또는 비아(72)를 구비한다. 도전성 금속 플러그 또는 컨택(46)으로의 경로는 "듀얼 다마신(dual damascene)" 기술과 같은 당업자에게 공지된 기술들을 사용하여 형성될 수 있다. 예를 들어, 1998년도의 Cronin 등의 미국 특허 제5,759,911호(참조 문헌으로서 본 명세서에 포함함)에서는, 집적 회로에서 BEOL 집적 공정 중에 절연층을 관통하여 하부 금속 배선까지의 스텃 비아 접속부(stud via connection)의 형성과 동시에 패터닝된 도전성 라인을 형성하기 위해 2장의 마스크를 사용하고 있는 "듀얼 다마신" 기술에 대해 기술하고 있다. 또한, 듀얼 다마신 기술에 대해 기술하고 있는, 1999년도의 Cronin의 미국 특허 제5,960,254호(본 명세서에 참조 문헌으로서 포함함)를참조하기 바란다. 또한, 듀얼 다마신 기술에 대해 기술하고 있는, 1988년도의 Chow 등의 미국 특허 제4,789,648호(본 명세서에 참조 문헌으로서 포함함)를 참조하기 바란다. 본 발명에서는 듀얼 다마신 기술을 사용하기 위한 준비로서, 약 0.15㎛ 내지 약 2.5㎛의 두께를 가지며 그 중에서도 특히 스퍼터링된 수정(sputtered quartz)과 같은 층간 유전체 물질을 포함하는 제2 ILD층(58)이 평탄화된 표면(57) 상에 형성되었다. 컨택 홀 또는 비아(72)는 당업자에게 공지된 방법에 의해 제2 ILD층(58) 상에 포토레지스트의 제1 마스크층(63)을 형성함으로써 포토리소그라피를 사용하여 형성되었다. 정렬은 Cronin 등의 미국 특허 제5,759,911호에 기술되어 있는 표준 정렬 수단에 의해 용이하게 행해진다. 에치 스톱층(도시 생략)은 제2 ILD층(58) 상이나 제1 마스크층(63) 상에 증착될 수 있다. 그 중에서도 특히 스퍼터링된 유리 등과 같은 층간 유전체 물질을 포함하는 제3 ILD층(60)이 제2 ILD층(58) 상에, 그리고 제1 마스크층(63) 상에 형성된다.
제3 ILD층(60)은 당업자에게 공지된 적절한 패터닝 및 에칭 방법을 사용하여, "듀얼 다마신" 기술에서 필요하게 되는 제2 마스크를 사용하여 패터닝되고 에칭되었다. 그 결과, 제3 ILD층(60)의 일부분을 제거하고 잔류 부분(62)은 남겨둠으로써, 제3 ILD층(60) 내에 제1 마스크층(63)에 이르기까지 상호 접속 비아(65)가 형성된다. 게다가, 제1 마스크(63)에 의해 에칭으로부터 보호되지 않는 제2 ILD층(58)의 일부분을 제거하고 제2 ILD층(58)의 잔류 부분(55)을 남겨 둠으로써, 컨택 홀 또는 비아(72)가 제2 ILD층(58) 내에 형성된다.
도 7은 상호 접속 비아(65) 및 컨택 홀 또는 비아(72)를 제3 도전성 물질로충전함으로써 제2 도전성 플러그 또는 컨택(85)이 형성된 후의 도 6을 나타낸 것이다. 제3 도전성 물질은 그 중에서도 특히 Cu, W, Al, TiN, Ta 또는 이와 유사한 금속 등의 임의의 도전성 물질을 포함할 수 있다. 여분의 제3 도전성 물질은 당업자에게 공지된 에칭 또는 CMP 기술에 의해 제거되고, 그 결과 전기 화학적 구조(1)의 평탄화된 상면(82)이 얻어진다. 평탄화에 의해 제3 ILD층(60) 및 제2 도전성 플러그 또는 컨택(85)의 상면(82)을 형성하였다. 제2 도전성 플러그 또는 컨택(85)은 상면(82)으로부터 제1 도전성 플러그 또는 컨택(46)에 이르기까지 연장되어 있다.
상호 접속 홀 또는 비아(65) 및 컨택 비아(72)가 직사각형 단면을 가지는 경우, 상면(82)으로부터 제1 도전성 플러그 또는 컨택(46)의 상면(54)에 이르기까지의 방향(6)에서의 높이는 약 0.2㎛ 내지 약 3.7㎛ 이고, 방향(5)에서의 컨택 홀 또는 비아(72)(도 6 참조)의 폭은 약 0.07㎛ 내지 약 1.2㎛ 이며, 방향(5)에서의 상호 접속 비아(65)(도 6 참조)의 폭은 약 0.17㎛ 내지 약 2.9㎛ 이다.
제2 ILD층(58)과 제3 ILD층(60)은 결합되어 복합 ILD층이 된다. 일반적으로, 복합 ILD층은 하나 이상의 적층된 ILD층을 포함한다. 이와 유사하게, 상호 접속 비아(65)와 컨택 홀 또는 비아(72)(도 6 참조)는 결합되어 복합 트렌치가 된다. 일반적으로, 복합 트렌치는 연속한 트렌치들이 부분적으로 또는 완전히 오버랩(overlap)하도록 하나 이상의 순차적으로 적층된 트렌치를 포함한다. 예를 들어, 상호 접속 비아(65) 및 컨택 홀 또는 비아(72)는 계면(64)(도 6 참조)에서 오버랩하는 트렌치이다.
도 7의 배터리(38)는 도 20a 및 도 20b와 관련하여 전술한 바와 같은 U자형 배터리의 일례이다.
도 7의 전기 화학적 구조(1)와 도 1의 집적 회로 사이의 관계에 대해 기술하면, 배터리(38)는 배선층(900+J)에 있으며, 제2 도전성 플러그 또는 컨택(85)은 배선층(900+J+1)에 있다. 이와 같이, 제2 도전성 플러그 또는 컨택(85)은 배터리(38)의 도전성 결합을, 배터리(38)에 의해 전원을 공급받게 되는 하나 이상의 전자 소자에 도전성 결합되어 있는 다른 배선층에 이르기까지 확장시킨다. 예를 들어, 제2 도전성 플러그 또는 컨택(85)은 도 1의 도전성 금속 배선 표시(434)를 거쳐 FET(410)로의 도전성 결합으로서 전술한 도 1의 도체(444)와 유사하다.
도 8 내지 도 13은 본 발명의 실시예에 따른, 집적 회로[예를 들면, 도 1과 관련하여 전술한 집적 회로(400)] 내에서 또는 그 위에서 사용하기 위한 배터리를 BEOL 집적 공정 중에 형성하는 장치 및 방법을 나타낸 것이다.
도 8은 절연성 물질(75) 및 제1 도전성 플레이트(88)를 포함하는 절연층(84)을 구비하는 전기 화학적 구조(71)의 정단면도를 나타낸 것이다. 절연층(84)은 배선층[예를 들면, 도 1의 집적 회로(400)와 관련하여 전술한 배선층(901, ..., 900+N) 중 어느 하나]을 나타내며, 배선층은 유전체 물질 내부에 매립된 도전성 금속 배선을 포함한다. 절연성 물질(75)은 SiO2등과 같은 임의의 유전체 물질을 포함한다.
절연층(84)은 일반적으로 전술한 바와 같이 도 1의 전자 소자층(900) 상에나또는 배선층(901, ..., 900+J, ..., 900+N) 상에 당업자에게 공지된 임의의 방법을 사용하여 형성된다. 예를 들어, 화학적 기상 증착법(CVD) 또는 이와 유사한 기술이 절연층(84)을 형성하는 데 사용될 수 있다. 절연층(75)은 평탄화된 SiO2, 유리 물질[예를 들면, 리플로우된 PSG(phosphosilicate glass)], SiO2와 질화실리콘의 합성물, 또는 폴리머(예를 들면, 폴리이미드)와 같은 절연성 물질을 포함한다. 절연성 물질(75)이 질화실리콘(즉, Si3N4), 플라스틱 또는 유사 물질을 포함하는 경우, Si3N4, 플라스틱 등은 추가적으로 처리 후에 남아 있는 잔류 이온들이 전자 소자층(900)과 같은 기저부의 집적 회로 칩을 오염시키지 않도록 하고 이에 따라 기저부의 집적 회로 칩의 기능을 손상시키지 않도록 하기 위한 이온 장벽으로서 기능할 수 있다. 잔류 이온은 그 중에서도 특히 리튬 이온 및 나트륨 이온과 같은 알칼리 금속 이온 또는 염화물 이온을 포함할 수 있다. 처리는 그 중에서도 특히 절연층(84)의 상면(82)의 화학적 습식 에칭 및 화학 기계적 연마(CMP)를 포함할 수 있다.
제1 도전성 플레이트(88)는 1999년도 Beyer의 미국 특허 제5,965,459호에 개시된 다마신 절차의 사용과 같은 당업자에게 공지된 임의의 방법에 의해 형성된다. 제1 도전성 플레이트(88)의 폭[방향(83)]은 약 0.3㎛ 내지 약 5㎛ 이며, 제1 도전성 플레이트(88)의 높이[방향(81)]는 약 0.3㎛ 내지 약 5㎛ 이다.
도 9는 절연층(84) 상에는 에치 스톱층(89)을, 에치 스톱층(89) 상에는 층간 유전체(ILD)층(90)을 순차적으로 형성한 후의 도 8을 도시한 것이다. 에치스톱층(89)은 그 중에서도 특히 질화실리콘을 포함할 수 있으며, CVD와 같은 당업자에게 공지되어 있는 임의의 방법을 사용하여 형성될 수 있다. 에치 스톱층(89)은 에칭에 대한 장벽으로서 기능하여 도 13과 관련하여 이하에 기술하게 되는 후속의 패터닝 단계 또는 평탄화 단계로부터 절연층(84) 내부로의 잔류 이온들의 화학적 확산을 방지한다. 에치 스톱층(89)은 질화실리콘 또는 알루미나와 같은 물질로 형성될 수 있다. 에치 스톱층(89)은 약 0.015㎛ 내지 약 0.3㎛의 두께[방향(81)]를 갖는다. 에치 스톱층(9)은 약 0.015㎛ 내지 약 0.3㎛의 두께를 갖는다. 에치 스톱층(89)의 에치 스톱 기능이 필요하지 않은 경우, 에치 스톱층(89)은 생략될 수 있다. ILD층(90)은 에치 스톱층(89) 상에, 스퍼터링된 수정 또는 산화물과 같은 물질을 포함하는 층간 유전체 물질로 형성된다. ILD층(90)의 두께[방향(81)]는 약 0.285㎛ 내지 약 4.7㎛ 이다. 제1 트렌치(93)는 도 3a와 관련하여 전술한 제2 트렌치(12)를 형성하는 동일한 절차를 사용하여 ILD층(90) 내에 형성된다.
도 10은 ILD층(90) 상에, 제1 트렌치(93)(도 9 참조)의 제1 측벽(102) 상에, 제1 도전성 플레이트(88) 상에, 그리고 제1 트렌치(93)(도 9 참조)의 제2 측벽(105) 상에, 제1 도전층(110)이 약 0.08㎛ 내지 약 1.3㎛의 거의 균일한 두께로 컨포멀하게 증착된 결과, 제1 도전층(110) 내에 제2 트렌치(115)가 생긴 이후의 도 9를 도시한 것이다. 제1 도전층(110)은 도 5에 도시한 배터리(38)의 전극들을 형성하기 위해 전술한 것과 같은, 전해 전지의 전극들로서 사용하기에 적절한 임의의 도전성 물질로 제조되었다.
도 11은 제2 트렌치(115)의 제1 측벽(122) 상에, 제2 측벽(124) 상에, 그리고 하부면(125) 상에, 전해질층(121)이 예를 들면 약 0.08㎛ 내지 약 1.3㎛ 의 거의 균일한 두께로 컨포멀하게 증착된 결과, 전해질층(121) 내에 제3 트렌치(123)가 생긴 이후의 도 10을 도시한 것이다. 전해질층(121)은 1994년도의 Bates 등의 미국 특허 제5,338,625호에 개시되어 있는 N2중에서 Li3PO4를 RF 마그네트론 스퍼터링하는 방법과 같은 공지된 방법을 사용하여 형성될 수 있다. 전해질층(121)은 리튬 인 산질화물(Lipon) 및 다른 유사 물질과 같은 전해질 물질로 제조된다.
도 12는 전해질층(121) 상에 제2 도전층(135)을 증착함으로써 제3 트렌치(123)(도 11 참조)가 제2 도전성 물질로 충전된 이후의 도 11를 나타낸 것이다.
도 13은 평탄화에 의해 제2 도전층(135), 전해질층(121) 및 제1 도전층(110)을 제거한 후의 도 12를 나타낸 것이다. 평탄화는 도 5에 도시된 구조(1)의 평탄화와 관련하여 전술한 바와 같이, CMP와 같은 당업자에게 공지된 임의의 방법을 사용하여 달성될 수 있다. 평탄화는 도전성 컨택(165)는 물론, 제2 도전층(135)의 잔류 부분(152), 전해질층(121)의 잔류 부분, 및 제1 도전층(110)의 잔류 부분을 남겨 둔다. 도 13은 전극이 되는 제1 도전층(110)의 잔류 부분과 제2 도전층(135)의 잔류 부분(즉, 각각 애노드와 캐소드, 또는 캐소드와 애노드가 됨)과, 전해질이 되는 전해질층(121)의 잔류 부분을 구비하는 배터리(39)를 포함하고 있다. 도전성 컨택(165)은 제2 도전층(135)(도 12 참조)의 잔류 부분(152)과 도전성 접촉을 이루고 있다. 도전성 컨택(165)은 약 0.15㎛ 내지 약 2.5㎛의 높이[방향(81)]와, 약0.04㎛ 내지 약 0.7㎛의 폭[방향(83)]을 갖는다. 도 13의 제2 도전층(135)의 잔류 부분(152)은 약 0.15㎛ 내지 약 2.5㎛의 높이[방향(81)]와, 약 0.1㎛ 내지 약 1.7㎛의 폭[방향(83)]을 갖는다.
배터리(39)는 도 20c와 관련하여 전술한 바와 같은 이중 연장부를 갖는 U자형 배터리의 일례이다. 제1 도전층(110)을 형성하는 도 10의 단계가 제1 도전층(110)이 제1 측벽(102) 또는 제2 측벽(105) 중 어느 하나 상에는 형성되지 않도록 수정되면, 배터리(39)는 도 20c와 관련하여 전술한 바와 같은 단일 연장부를 갖는 U자형 배터리의 일례가 될 것이다.
배터리(39)의 전해질층(121)은 "U"자 형상을 가지며, 따라서 U자 형상의 전해질을 갖는 배터리의 일례이다. 그 밖에, U자 형상의 전해질층(121)은 방향(81)으로 연장하는 "아암"(117, 118)을 가지며, 여기서 전극, 즉 제1 도전층(110)은 아암(117, 118)과 접촉을 이루고 있다. 따라서, 배터리(39)는 전극 아암 컨택을 갖는 U자형 전해질을 구비한 배터리인 것으로 간주된다.
도 13의 전기 화학적 구조(71)와 도 1의 집적 회로(400)와의 관계를 설명하면, 배터리(39)는 배선층(900+J)에 있고, 제1 도전성 플레이트(88)는 배선층(900+J-1)에 있다. 도전성 컨택(165)은 배터리(39)의 도전성 결합을, 배터리(39)에 의해 전원이 공급되는 하나 이상의 전자 소자에 도전성 결합되어 있는 다른 배선층들에까지 연장시킨다. 예를 들어, 도전성 컨택(165)은 도전성 금속 배선 표시(434)를 거쳐 FET(410)의 소스/드레인(412)에 도전성 결합되어 있는 것으로 전술한 도 1의 도체(444)와 유사하다. 이와 마찬가지로, 도전성 플레이트(88)는 도전성 금속 배선 표시(432)를 거쳐 FET(410)의 게이트(414)에 도전성 결합되어 있는 것으로 전술한 도 1의 도체(442)와 유사하다.
도 14는 본 발명의 실시예에 따라 집적 회로[예를 들면, 도 1과 관련하여 전술한 집적 회로(400)]의 내부에서나 집적 회로 상에서 사용하기 위한 전기 화학적 구조(181)의 배터리(170)를 BEOL 집적 공정 중에 형성하는 장치 및 방법을 나타낸 것이다.
전기 화학적 구조(181)는 제1 절연층(171)과 제2 절연층(180) 사이에 평면 배터리(planar battery; 170)를 구비하고 있다. 제1 절연층(171)은 평면 배터리(170)의 제1 전극으로서 기능하는 제1 도전층(172)에 도전성 결합되어 있는 제1 도전성 플레이트(173)를 구비하고 있다. 제2 절연층(180)은 평면 배터리(170)의 제2 전극으로서 기능하는 제2 도전층(176)에 도전성 결합되어 있는 제2 도전성 플레이트(182)를 구비하고 있다.
제1 도전성 플레이트(173)는 이하에 설명하게 될 3 단계에서와 같이, 당업자에게 공지된 임의의 방법에 의해 절연층(171) 내에 형성될 수 있다. 첫번째 단계에서, 절연층(171)은 당업자에게 공지된 임의의 방법을 사용하여, 이하의 표면 상에 예를 들면 전술한 도 1의 전자 소자층(900) 상에 또는 배선층(901, ..., 900+N-1) 중 하나 상에 증착되었다. 두번째 단계에서, 절연층(171)의 제1 부분은 반응성 이온 에칭(RIE) 등에 의해 제거되어 절연층(171)의 제2 부분(177)을 남겨 두고, 그 결과 제1 트렌치(178)가 형성된다. 세번째 단계에서, 제1 도전성 플레이트(173)는 제1 트렌치(178)를 도전성 금속으로 충전함으로써 형성되었다. 제2 절연층(180)내의 제2 도전성 플레이트(182)는 제1 도전성 플레이트(173)가 형성되었던 방식과 유사한 방식으로 형성될 수 있으며, 이는 제2 트렌치(179)를 형성하는 단계를 포함한다. 제1 도전성 플레이트(173) 및 제2 도전성 플레이트(182)는 그 중에서도 특히 Cu, W, Al, TiN, Ta, 또는 유사 금속을 포함할 수 있는 도전성 금속으로 형성된다. 제1 도전성 플레이트(173) 또는 제2 도전성 플레이트(182)가 구리를 포함하는 경우, 제1 도전성 플레이트(173) 또는 제2 도전성 플레이트(182)는 다마신 구리 도금법에 의해 트렌치(178) 또는 트렌치(179) 내에 각각 형성될 수 있다.
평면 배터리(170)는 제1 절연층(171) 상에 제1 도전층(172)을, 제1 도전층(172) 상에 전해질층(174)을, 그리고 전해질층(174) 상에 제2 도전층(176)을 순차적으로 증착함으로써 형성될 수 있다. 제1 도전층(172) 및 제2 도전층(176)은 애노드 또는 캐소드로서의 그들의 기능에 의해 결정되는 적절한 물질들로 형성될 수 있다. 전해질층(174)은 Lipon 또는 등가 물질로 형성될 수 있다. 제1 도전층(172)의 두께[방향(81)] 및 제2 도전층(176)의 두께[방향(81)] 각각은 약 0.1㎛ 내지 약 1.3㎛ 이다. 전해질층(174)의 두께[방향(83)]는 약 0.04㎛ 내지 약 0.7㎛ 이다.
평면 배터리(170)는 그의 형상과 같은 배터리(170)의 원하는 특징부(feature)를 최적화함으로써 평면 배터리(170)를 포함하는 집적 회로의 내부나 그의 상부 중 어느 하나에 적합하게 되도록, 당업자에게 공지된 반응성 이온 에칭(RIE)과 같은 종래의 패터닝 및 에칭을 사용하여 형성된다. 1996년도의 Bates의미국 특허 제5,567,210호는 리튬/Lipon/V2O6배터리의 출력과 표면적에 관련한 성능 특성에 대해 기술하고 있다. 그 밖에, 배터리(170)의 형상을 최적화함으로써 배터리(170)의 전력 출력이 적용 분야의 요구 조건을 충족시킬 수 있게 된다. 배터리(170)의 물질[즉, 제1 도전층(172), 전해질층(174) 및 제2 도전층(174)의 물질]이 배터리의 전압 출력을 제어한다(예를 들면, 약 1 내지 약 5 볼트 등의 바이어스 전압 또는 기준 전압을 제공한다).
ILD층(180)은 제1 도전층(176) 상에 스퍼터링된 수정 등의 층간 유전체 물질을 증착함으로써 형성될 수 있다. ILD층(180)은 예를 들면 약 0.3㎛ 내지 약 5㎛ 의 두께[방향(81)]를 갖는다. 제1 절연층(171)의 표면(311) 및 제2 절연층(180)의 표면(312)을 형성하기 위한 평탄화는 전술한 CMP와 같은 당업자에게 공지된 임의의 방법을 사용하여 달성될 수 있다.
배터리(170)는 도 21과 관련하여 전술한 바와 같은 S자형 배터리의 일례이다.
도 14의 전기 화학적 구조(181)와 도 1의 집적 회로(400) 사이의 관계를 설명하면, 배터리(170)는 배선층(900+J)에 있고, 제1 도전성 플레이트(173)는 배선층(900+J-1)에 있으며, 제2 도전성 플레이트(182)는 배선층(900+J+1)에 있다. 이와 같이, 제1 도전성 플레이트(173) 및 제2 도전성 플레이트(182)는 배터리(170)의 도전성 결합을, 배터리(170)에 의해 전원이 공급되는 하나 이상의 전자 소자에 도전성 결합되어 있는 다른 배선층들에까지 연장시킨다. 예를 들어, 제1 도전성플레이트(173) 및 제2 도전성 플레이트(182)는 도 1의 도전성 금속 배선 표시(432) 및 도전성 금속 배선 표시(434)를 거쳐 FET(410)에 각각 도전성 결합되어 있는 것으로 전술한 도 1의 도체(442) 및 도체(444)와 유사하다.
도 15 내지 도 17은 본 발명의 실시예에 따른, 직렬 연결된 배터리들을 정면에서 본 단면도를 나타낸 것이다. 도 15의 구조(186), 도 16의 구조(207) 및 도 17의 구조(208) 각각은 직렬로 도전성 결합되어 있는 배터리들의 상이한 구성을 나타낸 것이다. 도 15 내지 도 17의 배터리는 집적 회로의 형성 도중에 수행되는 BEOL 집적 공정 중에 형성된다.
도 15는 전기 화학적 구조(186)을 정면에서 본 단면도를 나타낸 것으로서, 집적 회로내의 절연체(187) 내에 매립된 배터리(188) 및 배터리(189)를 구비한다. 배터리(188) 및 배터리(189)는 직렬로 연결되어, 도시되어 있는 바와 같이 도전성 상호 접속부(196, 198, 200)에 의해 배터리(188)의 음극 단자가 배터리(189)의 양극 단자에 도전성 결합되어 있다. 도전성 상호 접속부(196, 198, 200)는 그 중에서도 특히 Cu, W, Al, TiN, Ta 또는 유사 금속을 포함한 도전성 금속으로 형성될 수 있다. 배터리(188, 189)는 도 2 내지 도 7과 관련된 배터리(38), 도 8 내지 도 13과 관련된 배터리(39) 또는 도 14와 관련된 배터리(170)를 형성하기 위해 전술한 임의의 방식으로 (또한 전술한 임의의 물질로) 형성될 수 있다. 도전성 플레이트(194)는 배터리(188)의 양극 단자와 도전성 접촉을 이루고 있고, 도전성 플레이트(202)는 배터리(189)의 음극 단자와 도전성 접촉을 이루고 있다.
도 15의 전기 화학적 구조(186)와 도 1의 집적 회로(400) 사이의 관계를 설명하면, 배터리(188), 배터리(189) 및 도전성 상호 접속부(198)는 배선층(900+J)에 있고, 도전성 플레이트(202) 및 도전성 상호 접속부(196)는 배선층(900+J-1)에 있으며, 도전성 플레이트(194) 및 도전성 상호 접속부(200)는 배선층(900+J+1)에 있다. 이와 같이, 도전성 플레이트(202) 및 도전성 플레이트(194)는 직렬 연결된 배터리(188, 189)의 도전성 결합을, 직렬 연결된 배터리(188, 189)에 의해 전원이 공급되는 하나 이상의 전자 소자에 도전성 결합되어 있는 다른 배선층들에까지 연장시킨다. 예를 들어, 도전성 플레이트(202) 및 도전성 플레이트(194)는 각각 도 1의 도전성 금속 배선 표시(432) 및 도전성 금속 배선 표시(434)를 거쳐 FET(410)에 각각 도전성 결합되어 있는 것으로 전술한 도 1의 도체(442) 및 도체(444)와 유사하다.
도 15는 3개의 배선층을 포함하고 있다. 직렬 연결된 배터리(188, 189)가 동일한 배선층에 있지만, 배터리(188) 또는 배터리(189) 중 어느 하나를 도시된 배선층 아래 또는 위에 있는 배선층으로 이동시키기 위해, 직렬 연결된 배터리(188, 189)는 그 중에서도 특히 하나 이상의 도전성 상호 접속부[도전성 상호 접속부(198)와 유사함]를 사용하는 등에 의해 상이한 배선층에 있도록 재배열될 수 있다.
도 16은 도 15의 도전성 상호 접속부(198)가 도 16에서는 배터리(210)로 대체되어 있는 도 15의 전기 화학적 구조(186)인 전기 화학적 구조(207)의 정단면도를 나타낸 것이다. 전기 화학적 구조(207)는 집적 회로 내의 절연체(187) 내에 매립된 배터리(188), 배터리(210), 및 배터리(189)를 구비한다. 배터리(188), 배터리(210), 및 배터리(189)는 직렬로 연결되어, 배터리(188)의 음극 단자가 도전성 상호 접속부(196)에 의해 배터리(201)의 양극 단자에 도전성 결합되어 있고 배터리(201)의 음극 단자가 도전성 상호 접속부(200)에 의해 배터리(189)의 양극 단자에 도전성 결합되어 있다. 도전성 상호 접속부(196, 200)는 그 중에서도 특히 Cu, W, Al, TiN, Ta 또는 유사 금속을 포함한 도전성 금속으로 형성될 수 있다. 배터리(188, 201, 189)는 도 2 내지 도 7과 관련된 배터리(38), 도 8 내지 도 13과 관련된 배터리(39) 또는 도 14와 관련된 배터리(170)를 형성하기 위해 전술한 임의의 방식으로 (또한 전술한 임의의 물질로) 형성될 수 있다. 도전성 플레이트(194)는 배터리(188)의 양극 단자와 도전성 접촉을 이루고 있고, 도전성 플레이트(202)는 배터리(189)의 음극 단자와 도전성 접촉을 이루고 있다.
도 16의 전기 화학적 구조(207)와 도 1의 집적 회로(400) 사이의 관계를 설명하면, 배터리(188, 201, 189)는 배선층(900+J)에 있고, 도전성 플레이트(202) 및 도전성 상호 접속부(196)는 배선층(900+J-1)에 있으며, 도전성 플레이트(194) 및 도전성 상호 접속부(200)는 배선층(900+J+1)에 있다. 이와 같이, 도전성 플레이트(202) 및 도전성 플레이트(194)는 직렬 연결된 배터리(188, 201, 189)의 도전성 결합을, 직렬 연결된 배터리(188, 201, 189)에 의해 전원이 공급되는 하나 이상의 전자 소자에 도전성 결합되어 있는 다른 배선층들에까지 연장시킨다. 예를 들어, 도전성 플레이트(202) 및 도전성 플레이트(194)는 각각 도 1의 도전성 금속 배선 표시(432) 및 도전성 금속 배선 표시(434)를 거쳐 FET(410)에 각각 도전성 결합되어 있는 것으로 전술한 도 1의 도체(442) 및 도체(444)와 유사하다.
도 16은 3개의 배선층을 포함하고 있다. 직렬 연결된 배터리(188, 201, 189)가 동일한 배선층에 있지만, 배터리(188), 배터리(201) 및/또는 배터리(189)를 배선층 아래 또는 위에 있는 배선층으로 이동시키기 위해, 직렬 연결된 배터리(188, 201, 189)는 그 중에서도 특히 하나 이상의 도전성 상호 접속부[도전성 상호 접속부(198)와 유사함]를 사용하는 등에 의해 상이한 배선층에 있도록 재배열될 수 있다. 일반적으로, 직렬 연결된 배터리(188, 201, 189)는 도 16에 도시되어 있는 바와 같이 모두가 동일한 배선층에 있을 수 있거나, 서로 다른 배선층에 있을 수 있거나, 상기한 2개의 배터리 중 2개를 동일한 배선층에 가지고 제3(즉, 나머지) 배터리를 다른 배선층에 가질 수도 있다.
도 17은 집적 회로 내의 절연체(209) 내에 매립된 배터리(214), 배터리(216), 및 배터리(218)를 구비하는 전기 화학적 구조(208)의 정단면도를 나타낸 것이다. 배터리(214), 배터리(216), 및 배터리(218)는 도시되어 있는 바와 같이 개재하는 도전성 상호 접속부 없이 (접촉에 의해) 직접 직렬로 연결되어 있다. 배터리(214, 216, 218)는 도 2 내지 도 7과 관련된 배터리(38), 도 8 내지 도 13과 관련된 배터리(39) 또는 도 14와 관련된 배터리(170)를 형성하기 위해 전술한 임의의 방식으로 (또한 전술한 임의의 물질로) 형성될 수 있다. T자 형상의 도전성 컨택(210)은 배터리(214)의 양극 단자와 도전성 접촉을 이루고 있고, H자 형상의 도전성 컨택(220)은 배터리(218)의 음극 단자와 도전성 접촉을 이루고 있다.
도 17의 전기 화학적 구조(208)와 도 1의 집적 회로(400) 사이의 관계를 설명하면, 배터리(214, 216, 218)는 배선층(900+J)에 있고, H자 형상의 도전성컨택(220)은 배선층(900+J-1)에 있으며, T자 형상의 도전성 컨택(210)은 배선층(900+J+1)에 있다. 이와 같이, H자 형상의 도전성 컨택(220)과 T자 형상의 도전성 컨택(210)은 직렬 연결된 배터리(214, 216, 218)의 도전성 결합을, 직렬 연결된 배터리(214, 216, 218)에 의해 전원이 공급되는 하나 이상의 전자 소자에 도전성 결합되어 있는 다른 배선층들에까지 연장시킨다. 예를 들어, H자 형상의 도전성 컨택(220) 및 T자 형상의 도전성 컨택(210)은 각각 도 1의 도전성 금속 배선 표시(432) 및 도전성 금속 배선 표시(434)를 거쳐 FET(410)에 각각 도전성 결합되어 있는 것으로 전술한 도 1의 도체(442) 및 도체(444)와 유사하다.
H자 형상의 도전성 컨택(220)의 구성 요소(221, 222, 223)은 다른 배선층에 형성될 수 있다. 다른 대안의 배선층 할당에서는, 구성 요소(221, 222, 223)는 단 하나의 배선층에 할당되거나, 구성 요소(221, 222)는 제1 배선층에 할당되고 구성 요소(223)는 제2 배선층에 할당되거나, 구성 요소(221)는 제1 배선층에 할당되고 구성 요소(222)는 제2 배선층에 할당되며 구성 요소(223)는 제3 배선층에 할당되거나 기타 등등이 있을 수 있다.
도 17의 배터리(218, 216, 214)의 직렬 구성은 전술한 도 8 내지 도 13에 도시되어 있는 방법에 따른 직렬 연결된 U자형 배터리에 의해 구현될 수 있다. 정의에 의해, 제1 도전층(110)을 제1 도전층이라 부르기로 한다. 도 13에서 주목할 점은, 제1 단계에서는 ILD층(90) 상에 제1 도전층(정극성 등의 제1 극성의 전극으로서 기능함)을 컨포멀하게 증착하고, 제2 단계에서는 제1 도전층 상에 전해질층(121)을 컨포멀하게 증착하여 전해질층(121) 내에 트렌치를 형성하며, 제3단계에서는 전해질층(121)에 의해 경계가 정해지는 트렌치 내부에 제2 도전층(부극성 등의 제2 극성의 전극으로서 기능함)을 컨포멀하게 증착하여, 제1 도전층, 전해질층(121) 및 제2 도전층을 구비하는 제1 U자형 배터리를 형성한다는 것이다. 다음에 주목할 점은, 각각의 컨포멀한 증착은 전술한 바와 같이 전해질층(121)에 대한 상기 컨포멀한 증착 내측에 트렌치를 형성한다는 것으로서, 제2 U자형 배터리는 이하의 3 단계, 즉 제2 도전층 상에 제3 도전층(제1 극성의 전극으로서 기능함)을 컨포멀하게 증착하는 단계, 제3 도전층 상에 전해질층을 컨포멀하게 증착하는 단계, 및 제2 전해질층 상에 제4 도전층(제2 극성의 전극으로서 기능함)을 컨포멀하게 증착하는 단계에 의해 제1 U자형 배터리와 직렬로 형성될 수 있다. 이와 같이, 제2 U자형 배터리는 제3 도전층, 제2 전해질층 및 제4 도전층을 구비한다. 상기한 3 단계의 공정은 원하는 횟수만큼 반복될 수 있다. 3 단계를 한 번 반복할 때마다 이전에 형성된 U자형 배터리에 직렬로 새로운 U자형 배터리를 형성한다. 이와 같이 형성된 마지막 U자형 배터리와 관련된 컨포멀 증착 단계인 제3 단계는 도 11의 제3 트렌치(123)를 충전함으로써 도 12의 제2 도전층(135)을 형성하는 것과 유사한 방식으로 컨포멀하게 증착된 마지막 전해질층의 트렌치를 도전성 물질로 충전시키는 단계로 대체될 것이다.
도 15, 도 16 및 도 17은 각각 집적 회로 내부에 직렬 연결된 2개의 배터리, 3개의 배터리 및 3개의 배터리를 도시하고 있지만, 본 발명은 집적 회로 내부에 직렬 연결된 임의의 수의 배터리를 포함한다.
도 18은 전기 화학적 구조(240)의 정단면도를 나타낸 것으로서, 집적 회로내의 절연체(249) 내에 매립된 배터리(242) 및 배터리(244)를 포함하고 있다. 배터리(242) 및 배터리(244)는 병렬로 연결되어, 도시된 바와 같이 배터리(242, 244)의 음극 단자가 도전성 플레이트(248)에 도전성 결합되고 배터리(242, 244)의 양극 단자가 도전성 플레이트(246)에 도전성 결합된다.
도 18의 전기 화학적 구조(240)과 도 1의 집적 회로(400) 사이의 관계를 설명하면, 배터리(242) 및 배터리(244)는 배선층(900+J)에 있고, 도전성 플레이트(248)는 배선층(900+J-1)에 있으며, 도전성 플레이트(246)는 배선층(900+J+1)에 있다. 이와 같이, 도전성 플레이트(248) 및 도전성 플레이트(246)는 병렬 연결된 배터리(242, 244)의 도전성 결합을, 병렬 연결된 배터리(242, 244)에 의해 전원이 공급되는 하나 이상의 전자 소자에 도전성 결합되어 있는 다른 배선층들에까지 연장시킨다. 예를 들어, 도전성 플레이트(248) 및 도전성 플레이트(246)는 각각 도 1의 도전성 금속 배선 표시(432) 및 도전성 금속 배선 표시(434)를 거쳐 FET(410)에 각각 도전성 결합되어 있는 것으로 전술한 도 1의 도체(442) 및 도체(444)와 유사하다.
배터리들이 병렬로 연결되어 있는 도 18의 전기 화학적 구조(240)는 도 19의 배선층(900+J)과 같은 단일 배선층에 배치될 수 있다.
도 18이 집적 회로 내부의 병렬 연결된 2개의 배터리를 도시하고 있지만, 본 발명은 집적 회로 내부의 병렬 연결된 임의의 개수의 배터리를 포함한다.

Claims (30)

  1. 반도체 웨이퍼(402),
    상기 반도체 웨이퍼 상의 전자 소자층(900) - 이 전자 소자층은 적어도 하나의 전자 소자(410)를 포함함 - ,
    상기 전자 소자층 상의 복수의 배선층(900, ..., 900+N) - 이 배선층들은 제1 도전성 금속 배선(432, 442) 및 제2 도전성 금속 배선(444, 434)을 포함함 - , 및
    상기 배선층들 내에 있는 적어도 하나의 배터리(420)를 포함하고,
    상기 제1 도전성 금속 배선이 상기 적어도 하나의 배터리의 제1 전극을 상기 적어도 하나의 전자 소자에 도전성 결합시키고, 상기 제2 도전성 금속 배선이 상기 배터리의 제2 전극을 상기 적어도 하나의 전자 소자에 도전성 결합시키도록 구성되어 있는 집적 회로.
  2. 제1항에 있어서, 상기 배선층들 및 상기 적어도 하나의 배터리는 상기 집적 회로의 BEOL(Back-End-Of-Line) 집적 공정 중에 형성되는 것인 집적 회로.
  3. 제1항에 있어서, 상기 적어도 하나의 배터리는 직렬 연결된 복수의 배터리 중 하나인 것인 집적 회로.
  4. 제3항에 있어서, 상기 직렬 연결된 배터리들은 직렬 연결된 U자형 배터리를 포함하는 것인 집적 회로.
  5. 제3항에 있어서, 상기 복수의 배터리는 각각의 배터리쌍(each pair of batteries) 사이의 도전성 상호 접속부에 의해 서로 도전성 결합되어 있는 것인 집적 회로.
  6. 제3항에 있어서, 상기 복수의 배터리는 서로 직접 연결되어 있는 것인 집적 회로.
  7. 제1항에 있어서, 상기 적어도 하나의 배터리는 병렬 연결된 복수의 배터리 중 하나인 것인 집적 회로.
  8. 제1항에 있어서, 상기 제1 도전성 금속 배선은 상기 제1 전극과 도전성 접촉을 이루고 있는 제1 도체를 포함하며,
    상기 제2 도전성 금속 배선은 상기 제2 전극과 도전성 접촉을 이루고 있는 제2 도체를 포함하며,
    상기 제1 도체 및 상기 제2 도체 모두는 상기 배터리를 형성하는 상기 배선층들 내에 있는 것인 집적 회로.
  9. 제1항에 있어서, 상기 제1 도전성 금속 배선은 상기 제1 전극과 도전성 접촉을 이루고 있는 제1 도체를 포함하며,
    상기 제2 도전성 금속 배선은 상기 제2 전극과 도전성 접촉을 이루고 있는 제2 도체를 포함하며,
    상기 제1 도체 및 상기 제2 도체 모두는 상기 배터리를 형성하는 상기 배선층들의 외부에 있는 것인 집적 회로.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 적어도 하나의 배터리는 리튬, 리튬화 바나듐 산화물(lithiated vanadium oxide)(Li8V2O5), AgI, Ag 및 Zn으로 이루어지는 그룹으로부터 선택된 애노드 물질과, V2O5, LiMn2O4, LiCoO2, Sn, Pb, 및 Ag로 이루어지는 그룹으로부터 선택된 캐소드 물질을 포함하고,
    상기 제1 배터리의 전해질은 리튬 인 산질화물(lithium phosphorous oxynitride)을 포함하는 것인 집적 회로.
  11. 제1항에 있어서, 상기 적어도 하나의 배터리는 U자형 배터리를 포함하는 것인 집적 회로.
  12. 제1항에 있어서, 상기 적어도 하나의 배터리는 S자형 배터리를 포함하는 것인 집적 회로.
  13. 반도체 웨이퍼(402)를 제공하는 단계,
    상기 반도체 웨이퍼 상에 전자 소자층(900)을 형성하는 단계 - 이 전자 소자층은 적어도 하나의 전자 소자(410)를 포함함 - ,
    상기 전자 소자층 상에 복수의 배선층(900, ..., 900+N)을 형성하는 단계,
    상기 복수의 배선층 내에 제1 도전성 금속 배선(432, 442) 및 제2 도전성 금속 배선(434, 444)을 형성하는 단계, 및
    상기 복수의 배선층 내에 적어도 하나의 배터리를 형성하는 단계로서, 상기 제1 도전성 금속 배선이 상기 적어도 하나의 배터리의 제1 전극을 상기 적어도 하나의 전자 소자에 도전성 결합시키고, 상기 제2 도전성 금속 배선이 상기 배터리의 제2 전극을 상기 적어도 하나의 전자 소자에 도전성 결합시키도록 적어도 하나의 배터리를 형성하는 단계
    를 포함하는 집적 회로 형성 방법.
  14. 제13항에 있어서, 상기 적어도 하나의 배터리를 형성하는 단계는,
    제1 배선층에 노출된 절연층을 형성하고 상기 절연층에 노출된 제1 도전층을 형성하는 단계,
    상기 노출된 제1 도전층과 상기 노출된 절연층 상부에 층간 유전체(ILD)층을 형성하는 단계,
    상기 ILD층의 일부분을 제거하여 상기 제1 도전층의 일부분을 노출시킴으로써 상기 ILD층 내에 제1 트렌치를 형성하는 단계,
    상기 ILD층 상에, 상기 제1 트렌치의 측벽 상에, 그리고 상기 제1 도전층 상의 상기 제1 트렌치 내부에 전해질층을 컨포멀하게 증착하는 단계 - 이 단계에서 제2 트렌치가 형성되어 상기 전해질층과 경계를 이룸 - ,
    상기 제2 트렌치 내부에 그리고 상기 전해질층 상에 제2 도전성 물질을 증착하는 단계 - 이 제2 도전성 물질은 상기 제2 트렌치를 과잉 충전(overfill)함 - , 및
    상기 전해질층과 상기 제2 도전성 물질의 상면부를 연마하여, 상기 전해질층과 상기 제2 도전성 물질의 평탄화된 상면이 얻어지도록 하는 연마 단계를 포함하며,
    이에 따라 U자형 배터리는 상기 제1 전극이 되는 상기 제1 도전층, 전해질이 되는 상기 전해질층, 그리고 상기 제2 전극이 되는 상기 제2 도전성 물질로 형성되는 것인 집적 회로 형성 방법.
  15. 제14항에 있어서, 상기 노출된 제1 도전층 상부와 상기 노출된 절연층 상부에 ILD층을 형성하는 단계는,
    상기 노출된 도전층 상에 그리고 상기 노출된 절연층 상에 에치 스톱층을 형성하는 단계, 및
    상기 에치 스톱층 상에 상기 ILD층을 형성하는 단계를 포함하고,
    상기 제1 ILD층 내에 제1 트렌치를 형성하는 단계는 상기 제1 도전층의 상기일부분을 노출시키기 위해 상기 에치 스톱층의 일부분을 제거하는 단계를 더 포함하는 것인 집적 회로 형성 방법.
  16. 제14항에 있어서, 제1 트렌치를 형성하는 단계 이후에,
    상기 ILD층 상에, 상기 제1 트렌치의 측벽들 상에, 그리고 상기 제1 도전층의 상기 노출된 일부분 상에 도전성 확산 장벽막을 컨포멀하게 증착하는 단계를 더 포함하며,
    상기 전해질층을 컨포멀하게 증착하는 단계는 상기 확산 장벽 상에 상기 전해질층을 증착하는 단계를 포함하는 것인 집적 회로 형성 방법.
  17. 제14항에 있어서, 제1 트렌치를 형성하는 단계 이후에,
    상기 ILD층 상에, 상기 제1 트렌치의 측벽들 상에, 그리고 상기 도전층의 상기 노출된 일부분 상에 확산 장벽막을 컨포멀하게 증착하는 단계, 및
    상기 제1 도전층의 상기 노출된 일부분 상에 존재하는 상기 확산 장벽막을 제거하는 단계를 더 포함하며,
    상기 전해질층을 컨포멀하게 증착하는 단계는 상기 확산 장벽막 상에 그리고 상기 트렌치 내부의 상기 제1 도전층 상부에 상기 전해질층을 증착하는 단계를 포함하는 것인 집적 회로 형성 방법.
  18. 제14항에 있어서, 상기 제1 도전성 금속 배선 및 상기 제2 도전성 금속 배선을 형성하는 단계는,
    상기 평탄화된 상면 상에 복합 ILD층을 형성하는 단계,
    상기 복합 ILD층 내에 복합 트렌치를 형성하여, 상기 제2 도전성 물질의 일부분을 노출시키는 복합 트렌치 형성 단계 ,
    상기 복합 트렌치를 제3 도전성 물질로 과잉 충전시키는 단계 - 이 제3 도전성 물질은 상기 제2 도전성 물질과 도전성 접촉을 이루고 있음 - , 및
    상기 제3 도전성 물질의 상부를 연마하여, 상기 제3 도전성 물질의 평탄화된 상면을 형성하고 상기 제3 도전성 물질로 이루어진 도전성 컨택을 형성하는 연마 단계를 포함하며,
    상기 제1 도전성 금속 배선 또는 상기 제2 도전성 금속 배선은 상기 도전성 컨택을 포함하는 것인 집적 회로 형성 방법.
  19. 제13항에 있어서, 상기 적어도 하나의 배터리를 형성하는 단계는 제1 배터리를 형성하는 단계를 포함하며,
    제1 배터리를 형성하는 단계, 제1 도전성 금속 배선을 형성하는 단계, 및 제2 도전성 금속 배선을 형성하는 단계는,
    제1 배선층에 노출된 절연층을 형성하고 상기 절연층에 노출된 도전성 플레이트를 형성하는 단계,
    상기 노출된 도전성 플레이트 상부와 상기 노출된 절연층 상부에 층간 유전체(ILD)층을 형성하는 단계,
    상기 ILD층의 일부분을 제거하여 상기 제1 도전성 플레이트의 일부분을 노출시킴으로써 상기 ILD층 내에 제1 트렌치를 형성하는 단계,
    상기 ILD층 상에, 상기 제1 트렌치의 측벽들 상에, 그리고 상기 제1 도전성 플레이트의 상기 노출된 일부분 상에 제1 도전층을 컨포멀하게 증착하는 단계 - 이 단계에서 제2 트렌치가 형성되어 상기 제1 도전층과 경계를 이룸 - ,
    상기 제1 도전층 상에 전해질층을 컨포멀하게 증착하는 단계 - 이 단계에서 제3 트렌치가 형성되어 상기 전해질층과 경계를 이룸 - ,
    상기 제3 트렌치 내부와 상기 전해질층 상에 제2 도전성 물질을 증착하는 단계 - 이 단계에서 상기 제2 도전성 물질이 상기 제3 트렌치를 과잉 충전시킴 - , 및
    상기 제2 도전성 물질의 상부, 상기 전해질층의 상부 및 상기 제1 도전층의 상부를 연마하여, 상기 제2 도전성 물질과의 도전성 컨택을 포함한 평탄화된 상면을 형성하는 연마 단계를 포함하며,
    상기 제1 도전성 금속 배선은 상기 도전성 플레이트를 포함하고, 상기 제2 도전성 금속 배선은 상기 도전성 컨택을 포함하며, 이중 연장부를 갖는 U자형 배터리는 상기 제1 전극이 되는 상기 제1 도전층, 전해질이 되는 상기 전해질층, 그리고 상기 제2 전극이 되는 상기 제2 도전성 물질로 형성되는 것인 집적 회로 형성 방법.
  20. 제19항에 있어서, 상기 제1 배선층에 노출된 절연층을 형성하고 상기 유전체층에 노출된 도전성 플레이트를 형성하는 단계는,
    상기 노출된 제1 도전성 플레이트 상에 그리고 상기 노출된 절연층 상에 에치 스톱층을 형성하는 단계, 및
    상기 에치 스톱층 상에 상기 ILD층을 형성하는 단계를 포함하고,
    상기 ILD층 내에 제1 트렌치를 형성하는 단계는, 상기 제1 도전성 플레이트의 일부분을 노출시키기 위해 상기 에치 스톱층의 일부분을 제거하는 단계를 더 포함하는 것인 집적 회로 형성 방법.
  21. 제13항에 있어서, 상기 적어도 하나의 배터리를 형성하는 단계는 제1 배터리를 형성하는 단계를 포함하고,
    제1 배터리를 형성하는 단계, 제1 도전성 금속 배선을 형성하는 단계, 및 제2 도전성 금속 배선을 형성하는 단계는,
    제1 배선층에 노출된 절연층을 형성하고 상기 유전체에 노출된 제1 도전성 플레이트를 형성하는 단계,
    상기 절연층 상에 제1 도전층을 형성하여, 상기 제1 도전층이 상기 제1 도전성 플레이트와 도전성 접촉을 이루도록 하는 제1 도전층 형성 단계,
    상기 제1 도전층 상에 전해질층을 형성하는 단계 - 상기 전해질층은 전해질 물질을 포함함 -, 및
    상기 전해질층 상에 제2 도전층을 형성하는 단계 - 상기 제2 도전층은 제2 도전성 물질을 포함함 - 를 포함하고,
    상기 제1 도전성 금속 배선은 상기 제1 도전성 플레이트를 포함하고, S자형 배터리는 상기 제1 전극이 되는 상기 제1 도전층, 전해질이 되는 상기 전해질층, 그리고 상기 제2 전극이 되는 상기 제2 도전층으로 형성되는 것인 집적 회로 형성 방법.
  22. 제21항에 있어서, 상기 제2 도전층 상에 층간 유전체(ILD)층을 형성하는 단계,
    상기 ILD층의 일부분을 제거하여 상기 제2 도전층의 일부분을 노출시킴으로써 상기 ILD층 내에 트렌치를 형성하는 단계,
    상기 트렌치를 제3 도전성 물질로 과잉 충전시키는 단계, 및
    상기 제3 도전성 물질의 상부를 연마하여, 그 결과 상기 ILD층과 상기 제3 도전성 물질의 평탄화된 상면이 얻어지도록 하는 연마 단계 - 제2 도전성 플레이트가 상기 평탄화된 상면 상의 상기 제3 도전성 물질로 형성됨 - 를 포함하며,
    상기 제2 도전성 플레이트는 상기 제2 도전층과 도전성 접촉을 이루고 있으며, 상기 제2 도전성 금속 배선은 상기 제2 도전성 플레이트를 포함하는 것인 집적 회로 형성 방법.
  23. 제13항에 있어서, 상기 적어도 하나의 배터리를 포함한 복수의 배터리를 직렬로 형성하는 단계를 더 포함하는 것인 집적 회로 형성 방법.
  24. 제23항에 있어서, 상기 복수의 배터리를 그 각각의 도전성 상호 접속부(conductive interconnect)에 의해 도전성 결합시키는 단계를 포함하는 것인 집적 회로 형성 방법.
  25. 제23항에 있어서, 상기 복수의 배터리를 서로 직접 도전성 결합시키는 단계를 포함하는 것인 집적 회로 형성 방법.
  26. 제13항에 있어서, 상기 적어도 하나의 배터리를 포함한 복수의 배터리를 병렬로 형성하는 단계를 포함하는 것인 집적 회로 형성 방법.
  27. 제13항에 있어서, 제1 도전성 금속 배선을 형성하는 단계는 상기 제1 전극과 도전성 접촉을 이루는 제1 도전성 컨택을 형성하는 단계를 포함하며,
    제2 도전성 금속 배선을 형성하는 단계는 상기 제2 전극과 도전성 접촉을 이루는 제2 도전성 컨택을 형성하는 단계를 포함하며,
    상기 제1 및 제2 도전성 컨택은 상기 배터리를 형성하는 배선층들 내에 있는 것인 집적 회로 형성 방법.
  28. 제13항에 있어서, 제1 도전성 금속 배선을 형성하는 단계는 상기 제1 전극과 도전성 접촉을 이루는 제1 도전성 컨택을 형성하는 단계를 포함하며,
    제2 도전성 금속 배선을 형성하는 단계는 상기 제2 전극과 도전성 접촉을 이루는 제2 도전성 컨택을 형성하는 단계를 포함하며,
    상기 제1 및 제2 도전성 컨택은 상기 배터리를 형성하는 배선층들 외부에 있는 것인 집적 회로 형성 방법.
  29. 제13항 내지 제28항 중 어느 한 항에 있어서, 상기 적어도 하나의 배터리를 형성하는 단계는 리튬, 리튬화 바나듐 산화물(lithiated vanadium oxide)(Li8V2O5), AgI, Ag 및 Zn으로 이루어지는 그룹으로부터 선택된 애노드 물질로 상기 배터리의 애노드를 형성하는 단계, 및
    V2O5, LiMn2O4, LiCoO2, Sn, Pb, 및 Ag로 이루어지는 그룹으로부터 선택된 캐소드 물질로 상기 배터리의 캐소드를 형성하는 단계를 포함하고,
    상기 제1 배터리의 전해질은 리튬 인 산질화물(lithium phosphorous oxynitride)을 포함하는 것인 집적 회로 형성 방법.
  30. 제13항에 있어서, 상기 전자 소자층을 형성하는 단계는 상기 전자 소자층을 상기 집적 회로의 FEOL(Front-End-Of-Line) 처리 공정 중에 형성하는 단계를 포함하며,
    상기 복수의 배선층을 형성하는 단계는 상기 배선층들을 상기 집적 회로의 BEOL(Back-End-Of-Line) 집적 공정 중에 형성하는 단계를 포함하고,
    상기 제1 도전성 금속 배선 및 제2 도전성 금속 배선을 형성하는 단계는 상기 제1 도전성 금속 배선과 상기 제2 도전성 금속 배선을 상기 집적 회로의 BEOL 집적 공정 중에 형성하는 단계를 포함하며,
    상기 적어도 하나의 배터리를 형성하는 단계는 상기 적어도 하나의 배터리를 상기 집적 회로의 BEOL 집적 공정 중에 형성하는 단계를 포함하는 것인 집적 회로 형성 방법.
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