KR20030070959A - 알에스-485망 구현 장치 및 방법 - Google Patents

Abstract

본 발명은 RS-485망에서 HDLC(High-level Data Link Control)를 제공하는 CPU의 송신을 제어하여 RS-485망의 다중 송수신기를 구현하기 위한 RS-485망 구현 장치 및 방법에 관한 것으로서, 이러한 본 발명은 송신부 제어장치를 마스터 보드(Master Board)에 집중적으로 배치하고, 상기 중앙 집중식 제어장치를 통해 각각의 흐름제어가 가능한 HDLC를 제공하는 CPU를 제어하여 송수신기간의 충돌을 방지토록 하고, 흐름제어의 많은 부분을 HDLC 통신이 가능한 CPU에 의존토록 함으로써, 마스터 보드에 있는 제어장치의 설계를 단순화할 수 있도록 하며, 하나의 보드에서 발생된 오동작으로 인해 망 전체의 성능이 저하되는 현상을 줄일 수 있도록 한 RS-485망 구현 장치 및 방법에 관한 것이다.

Description

알에스-485망 구현 장치 및 방법{Apparatus and Method for implementation of RS-485 network}

본 발명은 RS-485망을 HDLC를 제공하는 CPU의 송신을 제어하여 RS-485망의 다중 송수신기의 구성이 가능케 하기 위한 RS-485망 구현 장치 및 방법에 관한 것으로, 특히 송신부 제어장치를 마스터 보드에 집중적으로 배치하고, 이를 통해 각각의 흐름제어가 가능한 HDLC를 가진 CPU를 제어하여 송수신기간의 충돌을 방지토록 하고, 흐름제어의 많은 부분을 HDLC 통신이 가능한 CPU에 의존토록 함으로써, 마스터 보드에 있는 제어장치의 설계를 단순화하도록 하며, 하나의 보드에서 발생된 오동작으로 인해 망 전체의 성능이 저하되는 현상을 줄일 수 있도록 한 RS-485망 구현 장치 및 방법에 관한 것이다.

일반적으로, RS-485는 멀티포인트(Multi Point)(시리얼 전송의 인터페이스 규격의 한 개에서 최대 32개의 드라이버와 리시버를 접속할 수 있다) 통신회선을 위한 TIA/EIA(Telecommunications Industry Association/Electronics Industry Association) 표준으로서, 이것은, DB-9(DB는 데이터 버스(data bus)를 의미하고 숫자는 핀의 수를 나타낸다)나 DB-37과 같은 커넥터들을 지원한다. 상기 RS-485는 RS-422와 비슷하지만, 낮은 임피던스 구동기와 수신기를 사용함으로써, RS-422보다 회선당 노드 수를 더 많이 허용한다.

즉, RS-485는 RS-422와 같은 계열인 규격으로, 상기 RS-423은 RS-422를 무종단, 불평형 전송으로 그레이드 다운(grade down)한 것으로서 거리는 같지만 저속이고, RS-485는 RS-422를 업그레이드하여 32대 32까지 다점 사이의 전송을 할 수 있도록 한 것이다.

또한, RS-485는 RS-422에 대하여 상위 호환으로, RS-485에 적합한 것은 RS-422에도 적합하다.

한편, RS-485의 전송 거리는 최대 1200m이지만, 전송 속도에 의해 바뀌며(10 Mbps:12m, 1 Mbps:120m, 100 Kbps:1200m), RS-232C에 비해 노이즈에 강하고, 고속 전송이 가능하다.

상기와 같은 RS-485의 특성을 이용한 RS-485망을 구현하는 방법에 있어서, 종래에는 마스터 보드(Master Board), 슬레이브 보드(Slave Board) 각각에 송신부를 제어하는 제어장치를 구현하였으며, 상기 마스터 보드에서는 단순히 기준 클럭(Base Clock)과 동기 클럭(Synchronous Clock)을 공급하고 각각의 보드의 제어장치에서 해당 보드의 송신 가능 여부를 확인하여 제어신호를 발생시키도록 구성되어 있었다.

그러나, 이러한 종래의 RS-485망 구현 방식은 모든 보드에 복잡한 송신부 제어장치를 필요로 하여 자원을 많이 소모하게 되고, 특히 하나의 보드에서 오동작이 발생할 경우 전체의 망처리 능력에 큰 지장을 주는 문제점이 발생하였다.

또한, 송신부를 제어하는 제어장치를 마스터 보드와 슬레이브 보드 각각에 설계함으로 인해 보드의 설계가 복잡하며, 이로 인해 설계/제작시의 경제적 손실이 가중되는 문제점을 가진다.

이에 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위해서 제안된 것으로서,

본 발명의 목적은 송신부 제어장치를 마스터 보드에 집중적으로 배치하고, 상기 중앙 집중식 제어장치를 통해 각각의 흐름제어가 가능한 HDLC를 제공하는 CPU를 제어하여 송수신기간의 충돌을 방지토록 하고, 흐름제어의 많은 부분을 HDLC 통신이 가능한 CPU에 의존토록 함으로써, 마스터 보드에 있는 제어장치의 설계를 단순화 할 수 있으며, 이로 인해 정상적인 RS-485망을 간단하게 구현할 수 있도록 한 RS-485망 구현 장치 및 방법을 제공하는 데 있다.

상기와 같은 목적을 달성하기 위한 본 발명은,

보드 내부에 RS-485망에서의 송신을 제어하는 송신부 제어장치와,

항상 수신이 가능한 상태로 HDLC(High-level Data Link Control)의 통신 규격상의 어드레스 필드를 확인하여 자신의 어드레스와 같은 경우만 수신을 수행하는 수신부와,

상기 송신부 제어장치의 제어를 받아 송신 여부를 결정하는 송신부와,

상기 송신부 제어장치로부터 송신 요구 신호를 수신하여, 확인대상에 해당하는 보드의 송신 여부를 제어하는 CPU(Central Processing Unit)를 포함하는 마스터 보드와,

상기 마스터 보드 내의 송신부 제어장치로부터 송신 요구 신호를 수신하여, 확인대상에 해당하는 보드의 송신 여부를 제어하는 CPU와,

상기 마스터 보드 송신부 제어장치의 제어를 받아 송신 여부를 결정하는 송신부와,

항상 수신이 가능한 상태로 HDLC 통신 규격상의 어드레스(address) 필드를 확인하여 자신의 어드레스와 같은 경우만 수신을 하도록 하는 수신부를 포함하는 슬레이브 보드로 구성됨을 그 장치적 구성상의 특징으로 한다.

또한, 상기 송신부를 제어하는 EPLD의 송신 허가 신호 발생 처리 과정은,

마스터 보드(Master Board)에 전원이 인가되면 EPLD(Electrically Programmable Logic Devices)에서 모든 내부 상태를 초기화하는 단계와,

상기 초기화 후, 모든 송신부의 송신을 금지하도록 송신 허가신호를 발생시키고, 확인대상을 순차적으로 돌아가며 체크하는 단계와,

상기 체크 후, 송신할 데이터가 있는지 확인하여 송신 요청이 없으면 모든 보드의 송신 허가를 취소하고, 다음 대상으로 넘어가는 단계와,

상기 확인 결과, 송신 요청이 있으면 현재 확인대상인 보드로 데이터 송신 허가 신호를 전송하고, 나머지 보드는 송신을 하지 못하도록 신호를 전송하는 단계와,

상기 신호 전송 후, 송신을 허가한 상태에서 확인 대상이 송신을 끝마쳤는지를 체크하는 단계와,

상기 체크 결과, 송신이 종료되거나 허용 가능한 최대 시간을 초과했을 경우, 현재의 송신 허가 신호를 취소하여 모든 보드의 송신을 불허하고 일정시간 대기하는 단계와,

상기 대기 후, 다시 다음 대상을 확인 대상으로 하여 상기 과정을 지속적으로 반복하는 단계로 구성됨을 그 방법적 구성상의 특징으로 한다.

도 1은 본 발명에 의한 HDLC를 제공하는 CPU와 간단한 제어장치를 이용한 RS-485망의 구성을 도시한 블록 구성도이고,

도 2는 도 1에 따른 송신부 제어장치의 내부에서 수행되는 송신 허가 신호의 발생 처리 과정을 도시한 흐름도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 ..... 마스터 보드(Master Board)

110 ..... 송신부 제어장치

111 ..... EPLD(Electrically Programmable Logic Devices)

120, 230, 330 ..... CPU(Central Processing Unit, 중앙처리장치)

130, 210, 310 ..... 송신부

140, 220, 320 ..... 수신부

200, 300 ..... 슬레이브 보드(Slave Board)

이하, 상기와 같은 기술적 사상에 따른 본 발명의 「RS-485망 구현 장치 및 방법」의 바람직한 실시 예를 첨부된 도면에 의거 상세히 설명하면 다음과 같다.

도 1은 본 발명에 의한 HDLC를 제공하는 CPU와 간단한 제어장치를 이용한 RS-485망의 구성을 도시한 블록 구성도이다.

이에 도시된 바와 같이, 마스터 보드(Master Board)(100)는 RS-485망에서의 송신을 제어하는 EPLD(Electrically Programmable Logic Devices, 전기적 프로그램 가능 논리 소자)(111)를 포함하는 송신부 제어장치(110)와, 상기 송신부 제어장치(110) 내의 EPLD(110)로부터 송신 요구 신호가 수신되면, 상기 요구 신호중 확인 대상에 해당하는 보드의 송신 요청이 있을 경우에만 HDLC(High-level Data Link Control, 고수준 데이터 링크 제어 절차) 형태로 처리하여 송신 허가 여부를 제어하는 CPU(Central Processing Unit, 중앙처리장치)(120)와, 상기 EPLD(111)의 제어를 받아 송신 여부를 결정하는 송신부(130)와, 항상 수신 가능한 상태로 모든 보드들(100 ~ 300)이 공통으로 설계되며 HDLC(High-level Data Link Control) 통신 규격상의 어드레스(address) 필드를 확인하여 자신의 어드레스와 같은 경우에만 수신을 하도록 하는 수신부(140)로 구성된다.

한편, 슬레이브 보드들(Slave Board)(200)(300)은 상기 마스터 보드(100) 내의 송신부 제어장치(110)로부터 송신 요구 신호를 수신하여 HDLC 형태로 송신 허가 여부를 제어하는 CPU(230)(330)와, 상기 마스터 보드(100) 내 EPLD(111)의 제어를 받아 송신 여부를 결정하는 송신부(210)(310)와, 항상 수신이 가능한 상태로 모든 보드들(100 ~ 300)이 공통으로 설계되며 HDLC 통신 규격상의 어드레스(address) 필드를 확인하여 자신의 어드레스와 같은 경우에만 수신을 하도록 하는 수신부(220)(320)로 구성된다.

이러한 구성을 갖는 본 발명에 의한 HDLC 통신이 가능한 CPU와 간단한 제어장치를 이용한 RS-485망의 구성을 좀 더 구체적으로 살펴보면 다음과 같다.

먼저, 마스터 보드(100)는 다른 슬레이브 보드들(200)(300)과는 달리 내부에 RS-485망에서의 송신을 제어하는 EPLD(Electrically Programmable Logic Devices)(111)를 포함하는 송신부 제어장치(110)를 가지고 있다.

통신의 수신부(140)(220)(320)는 항상 수신이 가능한 상태로 모든 보드(100)(200)(300)들이 공통으로 설계되며 HDLC 통신 규격상의 어드레스(address) 필드를 확인하여 자신의 어드레스와 같은 경우에만 수신을 하도록 한다.

또한, 통신의 송신부(130)(210)(310)는 상기 마스터 보드(100) 내의 EPLD(111)의 제어를 받아 송신 여부를 결정하며 매 순간에는 항상 1개 이하의 송신부만 송신 가능토록 설계되어 2개 이상의 송신부가 충돌되는 것을 방지한다.

이는 각 보드(100)(200)(300)의 CPU(120)(230)(330)에서 마스터 보드(100)의EPLD(111)로 송신 요구 신호를 접수하고 이 중 확인 대상에 해당하는 보드의 송신 요청이 있을 경우에만 송신을 허가함으로 구현하였다.

도 2는 도 1에 따른 송신부 제어장치의 내부에서 수행되는 송신 허가 신호의 발생 처리 과정을 도시한 흐름도이다.

이에 도시된 바와 같이, 마스터 보드에 전원이 인가되면 EPLD에서 모든 내부 상태를 초기화하는 단계(ST11)와, 상기 초기화 후, 모든 송신부의 송신을 금지하도록 송신 허가신호를 발생시키는 단계(ST12)와, 상기 송신 허가신호 발생 후, 확인대상을 순차적으로 돌아가며 체크하는 단계(ST13)와, 상기 체크 후, 송신할 데이터가 있는지 확인하는 단계(ST14)와, 상기 확인 결과, 송신 요청이 없으면 모든 보드의 송신 허가를 취소하고, 다음 대상으로 넘어가는 단계(ST15)와, 상기 확인 결과, 송신 요청이 있으면 현재 확인대상인 보드로 데이터 송신 허가 신호를 전송하고, 나머지 보드는 송신을 하지 못하도록 신호를 전송하는 단계(ST16)와, 상기 신호 전송 후, 송신을 허가한 상태에서 확인 대상이 송신을 끝마쳤는지를 체크하는 단계(ST17)와, 상기 체크 결과, 송신이 종료되거나 허용 가능한 최대 시간을 초과했을 경우, 현재의 송신 허가 신호를 취소하여 모든 보드의 송신을 불허하고 일정시간 대기하는 단계(ST18)와, 상기 대기 후, 다시 다음 대상을 확인 대상으로 하여 상기 과정을 지속적으로 반복하는 단계(ST19)로 구성된다.

상기와 같은 구성을 갖는 송신부를 제어하는 EPLD의 세부 동작을 좀 더 구체적으로 설명하면 다음과 같다.

먼저, EPLD(Electrically Programmable Logic Devices)(111)는 초기 마스터보드(100)에 전원이 인가되면 모든 내부 상태를 초기화하며 이때 모든 송신부(130)(210)(310)의 송신을 금지하도록 송신허가신호를 발생시킨다.

그리고 확인대상을 라운드 로빈(round-robin, 순차적으로 돌아가며 하는 방식)으로 송신할 데이터가 있는지 확인한 후 송신 요청이 없으면 모든 보드(100 ~ 300)의 송신 허가를 취소한 후 다음 대상으로 넘어가고, 상기 확인 결과 송신 요청이 있으면 현재 확인 대상인 보드로 데이터 송신 허가 신호를 보내주고 나머지 보드에서는 송신을 하지 못하도록 신호를 보내준다.

한편, 송신을 허가한 상태에서는 확인 대상이 송신을 마쳤는지를 계속 확인하다가 송신이 종료되거나 허용 가능한 최대 시간을 초과했을 때 현재의 송신 허가 신호를 취소하여 모든 보드(100 ~ 300)의 송신을 불허하고 일정시간 대기한다.

그런 후에, 다시 다음 대상을 확인 대상으로 하여 같은 처리를 지속적으로 반복한다.

이상에서 상술한 본 발명 "RS-485망 구현 장치 및 방법"에 따르면, 송신부 제어장치를 마스터 보드에 집중적으로 배치하고 슬레이브 보드는 단순히 상기 제어신호를 받아 자신의 송신 가능여부를 확인하도록 함으로써, 모든 보드에 필요했던 복잡한 제어 처리부를 없애 설계의 단순화를 이룰 수 있도록 하고, 하나의 보드에서의 오동작으로 인한 망 전체의 성능이 저하되는 것을 줄일 수 있는 이점을 가진다.

또한, 흐름제어의 많은 부분을 HDLC 통신이 가능한 CPU에 의존토록 함으로써, 마스터 보드에 있는 제어장치의 설계를 간단화 할 수 있으며, 이로 인한 설계/제작시의 경비 절감을 가져올 수 있는 이점을 가진다.

또한, 상기와 같이 간단한 구성으로 인해, 유지/보수가 간편하고 문제 발생시 디버깅(debugging, 오류 수정 작업)이 용이하며, 보드의 작은 크기로 인해 공간이 문제되는 보드에도 쉽게 적용할 수 있는 이점을 가진다.

Claims (3)

1. 마스터 보드(Master Board)와, 슬레이브 보드(Slave Board)를 포함하는 RS-485망 구현 장치에 있어서,

   보드 내부에 RS-485망에서의 송신을 제어하는 송신부 제어장치와,

   항상 수신이 가능한 상태로 HDLC(High-level Data Link Control)의 통신 규격상의 어드레스 필드를 확인하여 자신의 어드레스와 같은 경우만 수신을 수행하는 수신부와,

   상기 송신부 제어장치의 제어를 받아 송신 여부를 결정하는 송신부와,

   상기 송신부 제어장치로부터 송신 요구 신호를 수신하여, 확인대상에 해당하는 보드의 송신 허가 여부를 제어하는 CPU(Central Processing Unit)를 포함하는 마스터 보드와;

   항상 수신이 가능한 상태로 HDLC 통신 규격상의 어드레스(address) 필드를 확인하여 자신의 어드레스와 같은 경우만 수신을 하도록 하는 수신부와,

   상기 마스터 보드 송신부 제어장치의 제어를 받아 송신 여부를 결정하는 송신부와,

   상기 마스터 보드 내의 송신부 제어장치로부터 송신 요구 신호를 수신하여, 확인대상에 해당하는 보드의 송신 허가 여부를 제어하는 CPU를 포함하는 슬레이브 보드를 포함하여 구성된 것을 특징으로 하는 RS-485망 구현 장치.
2. 제 1 항에 있어서, 상기 마스터 보드와 슬레이브 보드 내의 송신부는,

   상기 각 보드의 CPU에서 EPLD로 송신 요구 신호를 접수하여 이 중 확인 대상에 해당하는 보드의 송신 요청이 있을 경우에만 송신을 허가하고, 매 순간에 항상 1개 이하의 송신부만 송신 가능토록 설계되어 2개 이상의 송신부가 충돌되는 것을 방지하도록 구현된 것을 특징으로 하는 RS-485망 구현 장치.
3. RS-485망 구현 방법에 있어서,

   마스터 보드에 전원이 인가되면 EPLD에서 모든 내부 상태를 초기화하는 단계와;

   상기 초기화 후, 모든 송신부의 송신을 금지하도록 송신 허가신호를 발생시키고, 확인대상을 순차적으로 돌아가며 체크하는 단계와;

   상기 체크 후, 송신할 데이터가 있는지 확인하여 송신 요청이 없으면 모든 보드의 송신 허가를 취소하고, 다음 대상으로 넘어가는 단계와;

   상기 확인 결과, 송신 요청이 있으면 현재 확인대상인 보드로 데이터 송신 허가 신호를 전송하고, 나머지 보드는 송신을 하지 못하도록 신호를 전송하는 단계와;

   상기 신호 전송 후, 송신을 허가한 상태에서 확인 대상이 송신을 끝마쳤는지를 체크하는 단계와;

   상기 체크 결과, 송신이 종료되거나 허용 가능한 최대 시간을 초과했을 경우, 현재의 송신 허가 신호를 취소하여 모든 보드의 송신을 불허하고 일정시간 대기하는 단계와;

   상기 대기 후, 다시 다음 대상을 확인 대상으로 하여 상기 과정을 지속적으로 반복하는 단계를 포함하여 이루어진 것을 특징으로 하는 RS-485망 구현 방법.