KR20030058820A

KR20030058820A - Circuit for testing speed of DRAM and method for testing thereof

Info

Publication number: KR20030058820A
Application number: KR1020020000038A
Authority: KR
Inventors: 오명규
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-01-02
Filing date: 2002-01-02
Publication date: 2003-07-07

Abstract

PURPOSE: A circuit for testing the speed of DRAM and a method for testing the same are provided to accurately screen products having a bad speed characteristics since the speed characteristics of the DRAM is measured by varying the external clock frequency. CONSTITUTION: A circuit for testing the speed of DRAM includes an asynchronous DRAM block(21), a latch block(22), a test circuit block(23) and an output port(24). In the circuit, the latch block(22) stores the output data outputted from the asynchronous DRAM block(21) with being synchronized to the external clock signal which is applied by being varied. The test circuit block(23) tests the output data of the synchronous DRAM block(21) stored at the latch block(22) if the speed characteristics is satisfied with the applied external clock signal. And, if the speed characteristics is satisfied with the applied external clock signal, the output port(24) outputs the test value of the test circuit block(23).

Description

Circuit for testing speed of DRAM and method for testing etc

본 발명은 반도체 특성 테스트에 대한 것으로, 특히 디램의 스피드 테스트 회로 및 테스트방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor characteristic tests, and more particularly, to a speed test circuit and a test method for DRAM.

첨부 도면을 참조하여 종래 디램의 스피드 테스트 회로에 대하여 설명하면 다음과 같다.Referring to the accompanying drawings, a speed test circuit of a conventional DRAM will be described.

도 1은 종래 디램부의 스피드 테스트 회로의 블록구성도이다.1 is a block diagram of a speed test circuit of a conventional DRAM unit.

종래 임베디드 비동기 디램(Embeded Asynchronous DRAM)의 스피드 테스트 회로는 도 1에 도시한 바와 같이 디램부(1)와 상기 디램부의 출력데이타값을 받아 테스트하는 테스트 회로부(2)와 상기 테스트 결과값을 출력하는 출력포트(3)로 구성된다.As shown in FIG. 1, a speed test circuit of an embedded asynchronous DRAM outputs a test circuit unit 2 and a test circuit unit 2 configured to receive and test output values of the DRAM unit 1 and the DRAM unit. It consists of an output port (3).

상기와 같은 종래 디램 테스트 회로는 특정 테스트 모드를 사용해서 임베디드 디램만 테스트하는 것으로, 출력포트로 출력되는 테스트 결과값에는 내부 테스트 회로의 지연(delay) 요인과 테스트 결과값을 출력하는 출력포트의 특성이 모두 포함되어 있는 스피드 특성이 나타나므로 정밀한 스피드 테스트를 하는 것이 불가능하다.The conventional DRAM test circuit as described above tests only the embedded DRAM using a specific test mode. The test result outputted to the output port has a characteristic of an output port that outputs a delay factor of the internal test circuit and a test result value. All of these speed characteristics appear, making it impossible to perform a precise speed test.

상기와 같은 종래 디램의 스피드 테스트 회로는 다음과 같은 문제가 있다.The speed test circuit of the conventional DRAM as described above has the following problems.

특정 테스트 모드를 사용해서 디램의 스피드 테스트를 할 때, 테스트 결과값에 내부 테스트 회로의 지연요인과 출력포트의 특성이 포함되어 있으므로 디램의 스피드만을 테스트하기가 어렵다.When testing the speed of a DRAM using a specific test mode, it is difficult to test only the speed of the DRAM because the test results include delay factors of the internal test circuit and characteristics of the output port.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 디램의 스피드 특성만을 테스트하기에 알맞은 디램의 스피드 테스트 회로 및 테스트방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems, and an object of the present invention is to provide a speed test circuit and a test method of a DRAM suitable for testing only the speed characteristics of the DRAM.

도 1은 종래 디램부의 스피드 테스트 회로의 블록구성도1 is a block diagram of a speed test circuit of a conventional DRAM unit

도 2는 본 발명 디램부의 스피드 테스트 회로의 블록구성도Figure 2 is a block diagram of a speed test circuit of the DRAM unit of the present invention

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 디램부 22 : 래치부21: DRAM portion 22: latch portion

23 : 테스트 회로부 24 : 출력포트23: test circuit 24: output port

상기와 같은 목적을 달성하기 위한 본 발명 디램의 스피드 테스트 회로는 비동기 디램부와, 가변되어 인가된 외부 클럭신호에 동기되어 상기 디램부에서 출력된 출력데이타를 저장하는 래치부와, 상기 디램부의 스피드 특성이 인가된 상기 외부 클럭신호를 만족하면 상기 래치부에 저장된 상기 디램부의 출력데이타를 받아테스트하는 테스트 회로부와, 상기 디램부의 스피드 특성이 인가된 상기 외부 클럭신호를 만족하면 상기 테스트 회로부의 테스트값을 받아 출력하는 출력포트를 포함하여 구성됨을 특징으로 한다.Speed test circuit of the present invention for achieving the above object is an asynchronous DRAM unit, a latch unit for storing the output data output from the DRAM unit in synchronization with a variable and applied external clock signal, the speed of the DRAM unit A test circuit unit configured to receive and test output data of the DRAM unit stored in the latch unit when the external clock signal to which the characteristic is applied is satisfied, and a test value of the test circuit unit to satisfy the external clock signal to which the speed characteristic of the DRAM unit is applied. It is characterized by including the output port for receiving and outputting.

상기와 같이 구성된 본 발명 디램의 스피드 테스트방법은 가변되어 인가된 외부 클럭신호에 동기하여 비동기 디램부의 출력데이타를 래치부에 저장하는 단계, 상기 래치부에 저장된 상기 디램부의 출력데이타를 받아 테스트하고, 상기 테스트된 값이 출력포트를 통해 출력되면 상기 디램부의 스피드 특성이 상기 가변되어 인가된 외부 클럭신호를 만족한다고 판별하는 단계를 포함함을 특징으로 한다.The speed test method of the DRAM of the present invention configured as described above comprises storing the output data of the asynchronous DRAM unit in the latch unit in synchronization with an externally applied clock signal, receiving and testing the output data of the DRAM unit stored in the latch unit, And if the tested value is output through an output port, determining that the speed characteristic of the DRAM unit satisfies the applied external clock signal.

첨부 도면을 참조하여 본 발명 디램의 스피드 테스트 회로 및 테스트방법에 대하여 설명하면 다음과 같다.Referring to the accompanying drawings, a speed test circuit and a test method of the present invention will be described below.

도 2는 본 발명 디램부의 스피드 테스트 회로의 블록구성도이다.2 is a block diagram of a speed test circuit of the DRAM unit of the present invention.

본 발명은 임베디드된 비동기 디램(Embeded Asynchronous DRAM)의 스피드 테스트를 위한 회로에 관한 것으로, 특정 포트(port)를 통해서 외부에서 특정 클럭을 인가하고 인가된 클럭을 이용해서 임베디드된 비동기 디램의 스피드 특성을 측정하는 회로이다.The present invention relates to a circuit for a speed test of an embedded asynchronous DRAM, wherein a specific clock is applied externally through a specific port and the speed characteristic of the embedded asynchronous DRAM is applied using an applied clock. It is a circuit to measure.

이와 같은 본 발명 디램의 스피드 테스트 회로는 도 2에 도시한 바와 같이 임베디드된 비동기 디램부(21)와, 가변되어 인가된 외부 클럭 신호에 동기되어 디램부(21)에서 출력된 출력데이타값을 저장하는 래치부(22)와, 상기 디램부(21)의 스피드 특성이 인가된 외부 클럭신호를 만족하면 상기 래치부(22)에 저장된 디램부(21)의 출력데이타값을 받아 테스트하는 테스트 회로부(23)와, 상기디램부(21)의 스피드 특성이 인가된 외부 클럭신호를 만족하면 상기 테스트 회로부(23)의 테스트값을 받아 출력하는 출력포트(24)로 구성된다.As shown in FIG. 2, the speed test circuit of the present invention stores an embedded asynchronous DRAM unit 21 and an output data value output from the DRAM unit 21 in synchronization with a variable and applied external clock signal. A test circuit unit configured to receive and test output data values of the DRAM unit 21 stored in the latch unit 22 when the latch unit 22 and the external clock signal to which the speed characteristic of the DRAM unit 21 is applied are satisfied. 23 and an output port 24 which receives and outputs a test value of the test circuit unit 23 when the speed characteristic of the DRAM unit 21 satisfies the applied external clock signal.

다음에 본 발명 디램의 스피드 테스트 방법에 대하여 설명하면 다음과 같다.Next, the speed test method of the present invention DRAM will be described.

먼저 가변되어 인가된 외부 클럭신호에 동기하여 비동기 디램부(21)의 출력데이타를 래치부(22)에 저장한다.First, the output data of the asynchronous DRAM unit 21 is stored in the latch unit 22 in synchronization with an externally applied clock signal.

그리고 상기 래치부(22)에 저장된 상기 디램부(21)의 출력데이타를 받아 테스트하고, 상기 테스트된 결과값이 출력포트를 통해 출력되면 상기 디램부(21)의 스피드 특성이 상기 가변되어 인가된 외부 클럭신호를 만족한다고 판별하는 것이다.After receiving and testing the output data of the DRAM unit 21 stored in the latch unit 22, and if the tested result is output through the output port, the speed characteristic of the DRAM unit 21 is varied and applied. It is determined that the external clock signal is satisfied.

상기와 같이 본 발명 디램의 스피드 특성은 외부에서 인가되는 클럭의 주파수를 가변시키고 이를 만족하면 출력포트로 테스트값을 출력하도록 진행된다.As described above, the speed characteristic of the DRAM of the present invention varies the frequency of the clock applied from the outside, and if this is satisfied, the test value is output to the output port.

예를 들어서 외부 클럭을 100Mhz로 인가 했을 때 출력포트(24)로 테스트 결과값이 패스(pass)되면 디램의 스피드 특성은 100Mhz를 만족한다는 것을 알 수 있다.For example, when the external clock is applied at 100Mhz and the test result is passed to the output port 24, the speed characteristic of the DRAM satisfies 100Mhz.

결론적으로 외부 클럭 주파수를 가변하여 인가한 후 디램을 테스트한 결과값이 출력포트를 통해 패스되면 디램의 스피드 특성을 알 수 있는 것이다.In conclusion, if the DRAM test result after varying the external clock frequency is passed through the output port, the speed characteristic of the DRAM can be known.

상기와 같은 본 발명 디램의 스피드 테스트 회로 및 테스트방법은 다음과 같은 효과가 있다.The speed test circuit and the test method of the DRAM of the present invention as described above has the following effects.

외부 클럭 주파수를 가변하여서 디램의 스피드 특성을 측정할 수 있으므로,스피드 특성이 불량한 제품을 정밀하게 스크린할 수 있다.The speed characteristics of the DRAM can be measured by varying the external clock frequency, so that products with poor speed characteristics can be screened accurately.

Claims

An asynchronous DRAM unit,

A latch unit configured to store output data output from the DRAM unit in synchronization with an externally applied clock signal;

A test circuit unit configured to receive and test output data of the DRAM unit stored in the latch unit when a speed characteristic of the DRAM unit satisfies the external clock signal applied thereto;

And an output port configured to receive and output a test value of the test circuit unit when the speed characteristic of the DRAM unit satisfies the external clock signal applied thereto.

Storing output data of the asynchronous DRAM unit in a latch unit in synchronization with an externally applied clock signal;

Test and receive the output data of the DRAM unit stored in the latch unit,

And determining that the speed characteristic of the DRAM unit satisfies the applied external clock signal when the tested value is output through an output port.