KR20000031139A - Test circuit for inside memory of semiconductor device circuit - Google Patents

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Abstract

PURPOSE: A test circuit is provided to effectively and automatically perform a test in inside memory of semiconductor device circuit. CONSTITUTION: A test circuit includes a test pattern generator (100), an input data buffer (101), a write address counter (102), a read address counter (104), a read-write driver (108), an output data buffer (106), a data comparator (107), and an address indicator (105). The test pattern generator (100) generates test pattern data and transmits the data to the input data buffer (101). The data are inputted to a corresponding memory cell (103) from the input data buffer (101) by the read-write driver (108) and the read address counter (104), and outputted to the output data buffer (106) from the memory cell (103) by the read-write driver (108) and the write address counter (102). The comparator (107) compares the input and output data of the memory cell (103). If the input and output data do not correspond because of failed memory cell, the address indicator (105) indicates the address number of the failed cell.

Description

회로내부의 메모리 시험회로Memory test circuit in circuit

본 발명은 반도체 소자 회로내부에 있는 메모리의 시험에 관한 것으로 특히, 시험을 효과적이고 자동적으로 수행하기 위한 시험회로에 관한 것이다.The present invention relates to a test of a memory inside a semiconductor device circuit, and more particularly to a test circuit for performing the test efficiently and automatically.

종래의 시스템은 회로내부에 있는 메모리셀의 불량이 발생하여 시스템의 고장이 발생하여도 그 고장원인이 메모리 불량에 의하여 발생하는지를 알 수 없었기 때문에, 시스템 초기 동작때 회로내부의 메모리셀을 효과적이고 자동적으로 시험할 필요가 있었다.In the conventional system, since the failure of the memory cell in the circuit occurs and the failure of the system is not known whether the failure is caused by the memory failure, the memory cell in the circuit is effectively and automatically removed during the initial operation of the system. Needed to test with.

한편, 선행특허로 미국특허 "Partial-scan built-in self-testing circuit having improved testability[권리권자 Lin, Chih-Jen, 등록번호 5450414, 1995. 9. 12]"는 연속적인 로직회로의 효율적인 시험을 위하여 연속적인 로직회로의 각 지점에 시험회로를 통하여 시험을 함으로써 연속적인 로직회로의 시험을 할 수 있었으나, 시험발생기와 데이터 비교기를 구비하지 않음에 따른 시스템 로직 시험과 메모리 셀 시험 수행의 어려움으로 인해 회로내부의 메모리 시험을 할 수 없는 문제점이 있었다.Meanwhile, as a prior patent, the US patent "Partial-scan built-in self-testing circuit having improved testability" (right holder Lin, Chih-Jen, reg. No. 5450414, Sep. 12, 1995) is an efficient test for continuous logic circuits. In order to test the continuous logic circuit by testing the test circuit at each point of the continuous logic circuit, due to the difficulty of performing the system logic test and the memory cell test due to the absence of the test generator and the data comparator There was a problem that the memory test in the circuit could not be performed.

또한, 선행논문으로 IEEE ITC에 게재된 "BIST Techniques for ASIC Design[저자 Gorden R. Mcleod, 1993. 10. 22]"는 대용량 ASIC를 BIST를 이용하여 시험하기 위해 Generator Chain 회로를 통하여 시험데이터를 발생시키며, BIST로 시험데이터를 선택하고, Compressor Chain 회로에서 출력비교함으로써 대용량 ASIC를 구현할 수 있으나, 시험발생기와 비교기를 통한 정상동작 여부를 확인하지 않음에 따른 메모리 셀 및 ASIC 시험을 할 수 없었기 때문에 이 또한 회로내부의 메모리 시험을 할 수 없는 문제점이 있었다.In addition, "BIST Techniques for ASIC Design [author Gorden R. Mcleod, Oct. 22, 1993]" published in IEEE ITC as a preceding paper, generates test data through generator chain circuits to test large-capacity ASICs using BIST. By selecting test data with BIST and comparing output in Compressor Chain circuit, high-capacity ASIC can be realized, but since memory cell and ASIC test could not be performed due to failure to check normal operation through test generator and comparator In addition, there was a problem that the memory test in the circuit can not be performed.

따라서 상기 사항에 대해 여러가지 회로가 고안되었으나, 단순한 고착형 불량(Struck at fault)만 시험하는 정도임에 따라 회로내부에 있는 메모리를 효과적으로 시험할 수가 없는 문제점이 있었다.Therefore, various circuits have been devised for the above, but there is a problem in that the memory in the circuit cannot be effectively tested as it is only a test for a simple stuck at fault.

상기 문제점을 해결하기 위해 본 발명은, 반도체 소자의 회로내부에 있는 메모리의 시험을 효과적이고 자동적으로 수행할 수 있는 시험회로 소자를 제공하는 것을 목적으로 한다.In order to solve the above problems, an object of the present invention is to provide a test circuit element capable of effectively and automatically performing a test of a memory in a circuit of a semiconductor element.

상기 목적을 달성하기 위해 본 발명은, 시험패턴을 발생시키는 시험패턴 발생수단과, 시험패턴 발생수단으로부터 입력되는 데이터를 버퍼링하는 데이터 임시 입력수단과, 메모리셀에 상기 버퍼로 입력된 데이터를 쓰거나 메모리셀로부터 쓰여진 데이터를 읽을 때 메모리셀의 어드레스를 각각 지정하는 라이트 어드레스 계수수단 및 리드 어드레스 계수수단과, 상기 메모리셀에 데이터 입력버퍼로부터 출력된 데이터가 읽혀지고 써지도록 상기 메모리셀을 구동하는 리드-라이트 구동수단과, 상기 구동에 의해 메모리셀로부터 출력되는 데이터를 버퍼링하는 데이터 임시 출력수단과, 상기 입력데이터와 출력데이터를 비교하여 메모리셀의 불량여부를 판별하는 데이터 비교수단과, 상기 비교수단의 비교결과, 메모리셀에 불량이 발생할 경우 불량발생 어드레스를 표시하는 어드레스 표시수단을 포함하는 것을 그 특징으로 한다.In order to achieve the above object, the present invention provides a test pattern generating means for generating a test pattern, data temporary input means for buffering data input from the test pattern generating means, and writing data input to the buffer into a memory cell or writing a memory into the memory cell. Write address counting means and read address counting means for respectively designating an address of a memory cell when reading data written from the cell, and read-out driving the memory cell such that data output from a data input buffer is read and written to the memory cell; Write driving means, data temporary output means for buffering data output from the memory cell by the driving, data comparison means for comparing the input data and output data to determine whether the memory cell is defective, and the comparison means. As a result of the comparison, if a defect occurs in the memory cell, a defect occurs. In that it comprises an address display means for displaying the dress to be characterized.

상기와 같이 구성된 본 발명은, 상기 시험회로를 통한 메모리 시험에 효과적인 시험패턴을 인가하여 정상동작 여부를 확인할 수 있고, 메모리셀에서 데이터가 0이나 1로 고정되어 있는 고착형 불량뿐만 아니라, 데이터를 0에서 1이나, 1에서 0으로 변화시킬 때 데이터가 변화되지 않는 천이불량(Transition fault)과 셀의 상태가 천이할 때 정적인 유도(Electrostatic coupling) 때문에 다른 셀의 상태천이를 야기하는 유도성 불량(Coupling fault)을 검출함으로써, 메모리셀의 불량을 효과적으로 검출할 수 있다.According to the present invention configured as described above, by applying an effective test pattern to the memory test through the test circuit, it is possible to check whether the normal operation, and not only the fixed defect that the data is fixed to 0 or 1 in the memory cell, Inductive defects that cause state transitions in other cells due to transition faults in which data does not change when changing from 0 to 1 or from 1 to 0 and electrostatic coupling when the cell transitions By detecting (Coupling fault), the defect of the memory cell can be effectively detected.

도 1은 본 발명이 적용되는 메모리셀을 포함한 시스템 전체 구성도,1 is an overall configuration diagram of a system including a memory cell to which the present invention is applied;

도 2는 본 발명에 따른 도 1에서의 시험패턴 발생기의 상세 구성도,2 is a detailed configuration diagram of the test pattern generator in FIG. 1 according to the present invention;

도 3은 본 발명에 따른 도 1에서의 데이터 비교기의 상세 구성도,3 is a detailed configuration diagram of a data comparator in FIG. 1 according to the present invention;

도 4는 본 발명에 따른 도 1에서의 어드레스 표시기의 상세 구성도,4 is a detailed configuration diagram of the address indicator in FIG. 1 according to the present invention;

도 5는 본 발명에 따른 도 1에서의 신호 타이밍도,5 is a signal timing diagram in FIG. 1 according to the present invention;

도 6은 본 발명에 따른 도 2의 시스템 클럭 및 플립플롭 출력 파형도,6 is a system clock and flip-flop output waveform diagram of FIG. 2 in accordance with the present invention;

도 7은 본 발명에 따른 도 2의 메모리 시험 절차 구조도.7 is a structural diagram of the memory test procedure of FIG. 2 in accordance with the present invention;

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 시험패턴 발생기 101 : 입력데이터 버퍼100: test pattern generator 101: input data buffer

102 : 라이트 어드레스 카운터 103 : 메모리셀102: write address counter 103: memory cell

104 : 리드 어드레스 카운터 105 : 어드레스 표시기104: read address counter 105: address indicator

106 : 출력데이터 버퍼 107 : 데이터 비교기106: output data buffer 107: data comparator

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명이 적용되는 메모리셀을 포함한 시스템 전체 구성도로서, 시험패턴을 발생시키는 시험패턴 발생기(100), 시험패턴 발생기(100)로 부터 입력되는 데이터를 버퍼링하는 입력데이터 버퍼(101), 메모리셀(103)에 상기 입력데이터를 쓰거나 읽을 때 메모리셀의 번지수를 지정하는 라이트 어드레스 카운터(102)와 리드 어드레스 카운터(104), 읽기(Read)와 쓰기(Write)를 구동하는 리드 라이트 드라이버(Read-Write Driver)(108), 상기 메모리셀(103)에서 출력되는 데이터를 버퍼링하는 출력데이터 버퍼(106), 메모리 시험중에 불량이 발생하면 불량발생 어드레스를 표시하는 어드레스 표시기(105) 및 메모리셀(103)의 입력데이터와 출력데이터를 비교하여 불량여부를 판별하는 데이터 비교기(Comparator)(107)로 구성된다.1 is an overall system diagram including a memory cell to which the present invention is applied and includes a test pattern generator 100 for generating a test pattern and an input data buffer 101 for buffering data input from the test pattern generator 100. A write address counter 102 and a read address counter 104 for specifying the address number of the memory cell when writing or reading the input data into the memory cell 103, and a read write for driving read and write. A read-write driver 108, an output data buffer 106 for buffering data output from the memory cell 103, an address indicator 105 for displaying a defective address if a failure occurs during a memory test, and The data comparator 107 is configured to compare the input data and the output data of the memory cell 103 to determine whether there is a defect.

상기와 같이 구성된 시스템의 운영을 보면, 시스템 클럭의 동작으로 상기 시험패턴 발생기(100)에서 발생한 데이터가 상기 입력데이터 버퍼(101)에 전달되며, 이들 데이터가 리드-라이트 드라이버(108)와 라이트 어드레스 카운터(102)를 통하여 해당 메모리셀(103)에 데이터로 쓰여지며, 상기 리드 어드레스 카운터(104)를 통하여 해당 메모리셀의 데이터가 출력데이터 버퍼(106)를 통하여 출력된다.Referring to the operation of the system configured as described above, the data generated by the test pattern generator 100 is transferred to the input data buffer 101 by the operation of the system clock, and these data are transferred to the read-write driver 108 and the write address. The data is written to the corresponding memory cell 103 through the counter 102, and the data of the corresponding memory cell is output through the output data buffer 106 via the read address counter 104.

이때 메모리셀(103)의 입력데이터와 출력데이터를 비교기(107)에서 비교하여 비교된 결과가 일치하면 어드레스 표시기(105)의 시스템 클럭이 동작을 하여 어드레스 표시기(105)의 어드레스 번지수가 계속 변화되며, 메모리셀(103)이 불량하여 데이터가 일치하지 않을 경우에는 시스템 클럭이 중단되어 어드레스 표시기(105)에 불량셀의 번지수가 변화되지 않고 표시되는데, 이때 각 신호의 타이밍은 도 5의 신호타이밍도와 같다.At this time, if the result of comparing the input data and the output data of the memory cell 103 by the comparator 107 is identical, the system clock of the address indicator 105 is operated to continuously change the address number of the address indicator 105. When the data does not match because the memory cell 103 is bad, the system clock is stopped and the address number of the defective cell is displayed on the address indicator 105 without changing. The timing of each signal is shown in the signal timing diagram of FIG. 5. same.

도 2는 상기 도 1에서의 메모리 시험패턴 발생기(100)의 상세회로도를 도시한 것으로서, 메모리 시험패턴을 발생시키는 시험패턴 발생기 회로(100a)와 정상 데이터와 시험패턴 데이터를 선택하는 스캔회로(100b)로 구성되어 있다.FIG. 2 is a detailed circuit diagram of the memory test pattern generator 100 of FIG. 1, wherein the test pattern generator circuit 100a for generating a memory test pattern and the scan circuit 100b for selecting normal data and test pattern data are shown in FIG. It consists of).

상기 시험패턴 발생기 회로(100a)는 메모리 어드레스가 K=2n인 경우에 n개인 플립-플롭(J-K Flip-Flop)(100a1∼100an)으로 구성되어 있다.The test pattern generator circuit (100a) is a memory address is n individual flip in the case of K = 2 n - consists of a flop (JK Flip-Flop) (100a1~100an ).

상기 플립-플롭회로는 입력단자인 CD단자=J=K로 고정되어 있으며, 시스템 클럭(SC)이 클럭단자에 제공된다.The flip-flop circuit has a fixed CD terminal = J = K, which is an input terminal, and a system clock SC is provided to the clock terminal.

즉, 전단계 플립-플롭의 출력 Q가 다음단계 플립-플롭의 클럭단자에 연결되어 있다.That is, the output Q of the previous flip-flop is connected to the clock terminal of the next flip-flop.

스캔회로는 스캔 선택신호(SS)에 따라 정상 데이터(ND)가 선택되는 스캔회로 A(100b1, 100b4)와 스캔 선택신호에 따라 시험 데이터(TDI)가 선택되는 스캔회로 B(100b3, 100b5), 상기 각각의 선택된 데이터를 논리합하는 오와게이트(100b6), 시스템 클럭이 클럭단자(SC)로 입력되는 디-플립플롭(100b7)으로 구성되어 있다.The scan circuit includes scan circuits A100b1 and 100b4 in which the normal data ND is selected according to the scan selection signal SS, scan circuits B100b3 and 100b5 in which the test data TDI is selected according to the scan selection signal, It consists of an O-gate 100b6 for ORing each selected data, and a de-flip flop 100b7 through which a system clock is input to the clock terminal SC.

상기 스캔회로 A는 스캔선택신호(SS)를 반전시키는 반전기(100b2), 반전된 스캔선택신호와 정상 데이터(ND)를 낸드(NAND)하는 낸드게이트(100b1), 낸드게이트 출력을 반전시키는 인버터(100b4)로 구성된다.The scan circuit A includes an inverter 100b2 that inverts the scan selection signal SS, a NAND gate 100b1 that NANDs the inverted scan selection signal and the normal data ND, and an inverter that inverts the NAND gate output. It consists of 100b4.

또한, 상기 스캔회로 B는 스캔선택신호(SS)와 시험데이터(TDI)를 낸드하는 낸드게이트(100b3), 낸드게이트의 출력을 반전시키는 반전기(100b5)로 구성되며, 상기 2개의 반전기의 출력을 오와하는 오와게이트(100b6)와 오와게이트의 출력이 데이터로 입력되고, 시스템 클럭이 클럭단자에 입력되는 디-플립플롭(100b7)으로 구성되어 있다.In addition, the scan circuit B includes a NAND gate 100b3 for NAND scan scan signal SS and test data TDI, and an inverter 100b5 for inverting the output of the NAND gate. Owagate (100b6) and the output of the Ohwa gate and the de-flip flop (100b7) is input to the clock terminal.

상기 정상 데이터(ND) 단자는 회로내부의 데이터와 연결되어 있으며, 시험데이터(TDI) 단자는 상기 도 2의 마지막 단계의 플립플롭 출력인 qn 단자와 연결되며, CD 단자는 외부 단자로 연결되어 있다.The normal data (ND) terminal is connected to the data inside the circuit. The test data (TDI) terminal is connected to the qn terminal, which is the flip-flop output of the last step of FIG. 2, and the CD terminal is connected to the external terminal. .

도 3은 상기 도 1에서 메모리셀(103)의 입력데이터와 출력데이터를 비교하는 데이터 비교기(107)의 상세회로도를 도시한 것이다.FIG. 3 is a detailed circuit diagram of the data comparator 107 comparing the input data and the output data of the memory cell 103 in FIG.

상기 도 3은 도시된 바와 같이 5개의 입력데이터 A0-A4와 출력데이터 B0-B4를 비교하는 회로로서, A4와 B4를 비교하는 회로, A3과 B3을 비교하는 회로, A2와 B2를 비교하는 회로, A1과 B1을 비교하는 회로, A0과 B0을 비교하는 회로, A0-A4의 합계와 B0-B4의 합계를 비교하는 회로로 구성된다.3 is a circuit comparing five input data A0-A4 and output data B0-B4 as shown, a circuit comparing A4 and B4, a circuit comparing A3 and B3, and a circuit comparing A2 and B2. And a circuit for comparing A1 and B1, a circuit for comparing A0 and B0, and a circuit for comparing the sum of A0-A4 and the sum of B0-B4.

상기 A4와 B4를 비교하는 회로는 A4의 데이터가 입력되고 B4의 데이터가 반전기(201)를 통해 반전되어 입력되는 낸드게이트(107a)와 A4의 데이터가 반전기(202)룰 통해 반전되어 입력되고 B4의 데이터가 입력되는 낸드게이트(107b)로 구성되며, A3과 B3을 비교하는 회로는 A3 데이터와 B3 데이터가 반전기(203)를 통해 반전되어 낸드하는 낸드게이트(107c)와 B3 데이터와 A3 데이터가 반전기(204)를 통해 반전되어 낸드되는 낸드게이트(107f), A4의 낸드게이트(107a) 출력과 A3의 낸드게이트(107c) 출력을 앤드하는 앤드게이트(107d), 낸드게이트 출력(107b)과 낸드게이트(107f) 출력을 앤드하는 앤드게이트(107e)로 구성되며, A2와 B2를 비교하는 회로는 A2의 데이터가 입력되고 B2의 데이터가 반전기(205)를 통해 반전되어 입력되는 낸드게이트(107g)와 A2의 데이터가 반전기(206)를 통해 반전되어 입력되고 B2의 데이터가 입력되는 낸드게이트(107h)로 구성된다.In the circuit comparing A4 and B4, the data of A4 is input, the data of B4 is inverted through the inverter 201, and the data of N4 is inverted through the inverter 202 rule. And a NAND gate 107b into which data of B4 is input, and a circuit comparing A3 and B3 includes NAND gates 107c and B3 data in which A3 data and B3 data are inverted through an inverter 203. The N3 gate 107f in which A3 data is inverted through the inverter 204 and NAND, the AND gate 107d for outputting the NAND gate 107a of A4 and the NAND gate 107c of A3, and the NAND gate output ( 107b) and an AND gate 107e for outputting the NAND gate 107f, and a circuit for comparing A2 and B2 includes inputting data of A2 and inverting the data of B2 through the inverter 205. Data of the NAND gate 107g and A2 are inverted through the inverter 206. Air is inputted is composed of a NAND gate (107h) to which data of the input B2.

또한, A1과 B1을 비교하는 회로는 A1의 데이터가 입력되고 B1의 데이터가 반전기(208)를 통해 반전되어 입력되는 낸드게이트(107i)와 A1의 데이터가 반전기(207)를 통해 반전되어 입력되고 B1의 데이터가 입력되는 낸드게이트(107j)로 구성되며, A0과 B0을 비교하는 회로는 A0의 데이터가 입력되고 B0의 데이터가 반전기(209)를 통해 반전되어 입력되는 낸드게이트(107k)와 A0의 데이터가 반전기(210)를 통해 반전되어 입력되고 B0의 데이터가 입력되는 낸드게이트(107l)로 구성되며, A0-A4의 합계와 B0-B4의 합계를 비교하는 회로는 A0-A4의 낸드게이트의 출력데이터가 앤드되는 앤드게이트(107n)와 B0-B4의 낸드게이트의 출력데이터가 앤드되는 앤드게이트(107m)와 상기 앤드게이트의 반전기(211, 212)를 통해 반전된 출력이 앤드되는 앤드게이트(107o, 107p)와 노와게이트(107q), 시스템 클럭과 노와게이트(107q) 출력이 앤드되는 앤드게이트(107r)로 구성되어 있다.Further, in the circuit comparing A1 and B1, the data of A1 is inputted, the data of B1 is inverted through the inverter 208, and the data of the NAND gate 107i and A1 are inverted through the inverter 207. A circuit for comparing A0 with B0 includes a NAND gate 107k inputted with data of A0 and data of B0 inverted through an inverter 209. ) And a NAND gate 107l into which data of A0 is inverted through the inverter 210 and data of B0 is input, and a circuit for comparing the sum of A0-A4 and the sum of B0-B4 is A0-. An inverted output via the AND gate 107n to which the output data of the NAND gate of A4 is AND, and the AND gate 107m to which the output data of the NAND gate of B0-B4 is AND and the inverters 211 and 212 of the AND gate. The end gates 107o and 107p and the no-gate 107q, the system Consists of Luck and furnace gates (107q) the AND gate (107r) to be output end.

도 4는 상기 도 1에서 어드레스 표시기(105)의 상세 구성도이다.4 is a detailed configuration diagram of the address indicator 105 in FIG.

도 4에서 도시된 바와 같이 메모리셀의 어드레스를 표시하는 회로이며, A0에서 A3은 메모리셀의 어드레스이다.As shown in FIG. 4, the circuit displays the address of the memory cell, and A0 to A3 are the address of the memory cell.

상기 A0에서 A3의 메모리셀의 어드레스와 램프(LT)의 상태를 입력하는 낸드게이트(105a, 105b, 105c)와 반전기(105d), 브랭크(RB)의 상태를 입력하는 낸드게이트(105e)와 낸드게이트(105e)의 출력을 반전하는 반전기(105f)와 반전기(105f)의 출력을 낸드하는 낸드게이트(105g, 105h, 105i, 105j)로 이루어져 있다.NAND gates 105a, 105b, and 105c for inputting the address of the memory cell of A3 to A3 and the state of the lamp LT, and NAND gates 105e for inputting the states of the inverter 105d and the blank RB. And an inverter 105f for inverting the output of the NAND gate 105e and NAND gates 105g, 105h, 105i, and 105j NAND for outputting the output of the inverter 105f.

그리고 낸드게이트(105i, 105g)의 출력을 앤드하는 앤드게이트(311)와, 낸드게이트(105a, 105h)의 출력을 앤드하는 앤드게이트(312)와, 낸드게이트(105b, 105c, 105j)와 반전기(105d)의 출력을 앤드하는 앤드게이트(313)와 상기 앤드게이트(311, 312, 313)의 출력을 노와하는 노와게이트(314)와 노와게이트(314)의 출력을 반전하는 반전기(315)와 같은 형태로 구성된 4개의 세그먼트(310, 320, 340, 360) 종류와,Then, the AND gate 311 for outputting the NAND gates 105i and 105g, the AND gate 312 for ANDing the outputs of the NAND gates 105a and 105h, and the NAND gates 105b, 105c and 105j An AND gate 313 for outputting the electricity 105d and an inverter 315 for inverting the output of the nowa gate 314 and the nowa gate 314 that omit the output of the AND gates 311, 312, and 313. Four segments (310, 320, 340, 360) in the form of

상기 낸드게이트(105h, 105g) 출력을 앤드하는 앤드게이트(331)와 상기 낸드게이트(105a, 105i, 105c)의 출력을 앤드하는 앤드게이트(332)와 상기 각각의 앤드게이트(331, 332) 출력을 노와하는 노와게이트(333)와, 상기 노와게이트(333)의 출력을 반전하는 반전기(3434)로 이루어진 두개의 세그먼트(330, 370)와,An AND gate 331 for outputting the NAND gates 105h and 105g, an AND gate 332 for outputting the NAND gates 105a, 105i and 105c, and an output of each of the AND gates 331 and 332. Two segments 330 and 370 comprising a nowa gate 333 for slewing, an inverter 3434 for inverting the output of the nowa gate 333,

또한 상기 각각의 낸드게이트(105j)로의 입력을 반전하는 반전기(351)와 상기 낸드게이트(105b, 105h)의 출력을 앤드하는 앤드게이트(352), 상기 반전기(351)와 앤드게이트(352) 각각의 출력을 노와하는 노와게이트(353)와 노와게이트(353)의 출력을 반전하는 반전기(354)로 구성된 1개의 세그먼트(350)와, 상기 각각의 세그먼트(310, 320, 330, 340, 350, 360, 370)의 출력을 입력받아 메모리셀의 어드레스가 어드레스 표시기에 나타나도록 하는 7개의 플립플롭(105k∼105r)을 나타내는 회로로 구성된다.In addition, an inverter 351 for inverting the inputs to the respective NAND gates 105j and an AND gate 352 for ANDing the outputs of the NAND gates 105b and 105h, and the inverter 351 and the AND gate 352. ) One segment 350 consisting of a nowa gate 353 for turning each output on and an inverter 354 for inverting the output of the nowa gate 353, and the respective segments 310, 320, 330, and 340. And seven flip-flops 105k to 105r that receive the outputs of 350, 360, and 370 so that the address of the memory cell appears on the address indicator.

만약에 메모리 어드레스가 12개이면 상기 도 4가 3개로 구성된다.If there are 12 memory addresses, FIG. 4 is composed of three.

이와 같이 구성된 본 발명의 실시 예에 의한 메모리 시험회로 동작을 설명하면 다음과 같다.Referring to the memory test circuit operation according to the embodiment of the present invention configured as described above are as follows.

동작 타이밍은 상기 도 5와 같고, 시스템 클럭(SC)이 동작하고, 어드레스가 입력되면 CS=0, WE=0일 때 메모리셀에 데이터가 쓰여지며, CS=0, WE=1이면 메모리셀의 데이터가 읽혀진다.The operation timing is as shown in FIG. 5, and when the system clock SC is operated and an address is input, data is written to the memory cell when CS = 0 and WE = 0, and when CS = 0 and WE = 1, The data is read.

상기 도 2에서 메모리 어드레스가 K=2n개이면 플립-플롭의 수가 n개가 된다.In FIG. 2, if K = 2 n memory addresses, the number of flip-flops is n.

이때 전체 플립-플롭을 CD 단자=J=K=1로 하고, 플립-플롭의 출력단자를 다음단계의 플립-플롭의 클럭단자에 연결시킨다.At this time, the entire flip-flop is set to CD terminal = J = K = 1, and the output terminal of the flip-flop is connected to the clock terminal of the next flip-flop.

다음으로 상기 클럭단자에 시스템 클럭을 인가시킨 후 외부단자에서 리셋단자인 CD=0으로 하여 플립-플롭 출력을 0 상태로 리셋시킨 후 CD=1로 한다.Next, after the system clock is applied to the clock terminal, the flip-flop output is reset to 0 with the reset terminal CD = 0 at the external terminal and CD = 1.

상기와 같이 하면 각 플립-플롭의 출력이 0, 1로 번갈아 변화되며, 각 단계의 플립-플롭의 출력이 전 단계 플립-플롭의 클럭주기의 2배수가 된다.In this way, the output of each flip-flop is alternately changed to 0 and 1, and the output of each flip-flop is twice the clock cycle of the previous flip-flop.

각 플립-플롭의 출력은 도 6과 같으며, 마지막 단계의 플립-플롭 출력 Qn은 0 데이터 후 K개의 1 데이터가 연속적으로 번갈아 출력되며 도 2의 동작상태는 다음 표 1(그림 6)과 같다.The output of each flip-flop is shown in FIG. 6, and the flip-flop output Qn of the last stage is outputted with K 1 data alternately after 0 data, and the operation state of FIG. 2 is shown in the following Table 1 (Figure 6). .

시험패턴 동작상태Test Pattern Operation Status CDCD Q0 Q1 Q2 Q3 Q4 · · · QnQ0 Q1 Q2 Q3 Q4 LL L L L L L · · · LL L L L L HH 카운터 동작Counter action

그러므로 상기 도 6에서와 같이 Qn 단자에서 출력되는 K개의 0과 K개의 1의 데이터가 상기 도 2의 스캔회로에서 SS=1일 때 시험데이터 단자(TDI)를 통하여 선택되고 입력데이터 버퍼(101)에 전달되어, 상기 도 5에서와 같이 CS, WE, 라이트 어드레스 카운터와 리드-라이트 드라이버에 의하여 0번지부터 n번지까지 선택된 메모리셀에 쓰여(Write)지고 읽혀(Read)진다.Therefore, as shown in FIG. 6, the K 0 and K 1 data output from the Qn terminal are selected through the test data terminal TDI when SS = 1 in the scan circuit of FIG. 2, and the input data buffer 101 is used. As shown in FIG. 5, the CS, WE, the write address counter and the read-write driver are written to and read from the memory cells selected from addresses 0 to n as shown in FIG. 5.

상기 도 2의 시험패턴에서 발생하는 데이터와 내부회로의 정상 데이터 중에서 하나의 데이터를 선택하는 기능이 있는 스캔 선택회로의 동작을 설명하면 다음과 같다.The operation of the scan selection circuit having a function of selecting one of the data generated in the test pattern of FIG. 2 and the normal data of the internal circuit will be described below.

스캔선택(SS)=0이 되면 정상 데이터(ND)가 낸드게이트(100b1)-반전기(100b4)-오와게이트(100b6)-플립플롭(100b7)출력-입력데이터 버퍼(101)를 통하여 라이트 어드레스 카운터(102)와 리드-라이트 드라이버(108)에 의하여 메모리셀(103)에 쓰여지고 읽혀진다.When scan selection (SS) = 0, normal data (ND) is written through NAND gate (100b1), inverter (100b4), Owa gate (100b6), flip-flop (100b7) output, and input data buffer (101). The memory cell 103 is written and read by the address counter 102 and the read-write driver 108.

스캔선택(SS)=1이 되면 시험데이터(TDI)인 상기 도 2의 n단계 플립플롭의 출력 Qn이 낸드게이트(100b3)-반전기(100b5)-오와게이트(100b6)-플립플롭(100b7)출력-데이터 입력버퍼(101)를 통하여 라이트 어드레스 카운터(102)와 리드-라이트 드라이버(108)에 의하여 메모리셀(103)에 쓰여지고 읽혀진다.When the scan selection (SS) = 1, the output Qn of the n-stage flip-flop of FIG. 2, which is the test data (TDI), is the NAND gate (100b3), the inverter (100b5), the owagate (100b6), and the flip-flop (100b7). Is written to and read from the memory cell 103 by the write address counter 102 and the read-write driver 108 through the output-data input buffer 101.

상기 스캔회로의 동작상태가 아래 표 2에 나타나 있다.The operating state of the scan circuit is shown in Table 2 below.

스캔회로 동작상태Scan circuit operating status SSSS NDND TDITDI QQ 00 00 XX 00 00 1One XX 1One 1One XX 00 00 1One XX 1One 1One

상기 도 3은 메모리셀의 입력데이터(A0-A4)와 출력데이터(B0-B4)를 비교하는데, A4와 B4의 데이터는 낸드게이트(107a)와 낸드게이트(107b)에서 비교되며, A3과 B3의 데이터는 낸드게이트(107c)와 낸드게이트(107f)에서 비교되며, A2와 B2의 데이터는 낸드게이트(107g)와 낸드게이트(107h)에서 비교되며, A1과 B1의 데이터는 낸드게이트(107i)와 낸드게이트(107j)에서 비교되며, A0과 B0의 데이터는 낸드게이트(107k)와 낸드게이트(107l)에서 비교되며, A0-A4와 B0-B4의 데이터 비교는 낸드게이트(107m)와 낸드게이트(107n)에서 비교되며, 총 비교한 데이터의 결과는 앤드게이트(107o, 107p, 107q, 107r)에서 나타난다.FIG. 3 compares input data A0-A4 and output data B0-B4 of a memory cell, and data of A4 and B4 are compared at the NAND gate 107a and the NAND gate 107b, and A3 and B3. The data of is compared at the NAND gate 107c and the NAND gate 107f, the data of A2 and B2 are compared at the NAND gate 107g and the NAND gate 107h, and the data of A1 and B1 are compared to the NAND gate 107i. And NAND gate 107j are compared, and data of A0 and B0 are compared at NAND gate 107k and NAND gate 107l, and data comparison of A0-A4 and B0-B4 is performed at NAND gate 107m and NAND gate. Are compared at 107n, and the results of the total compared data are shown at the AND gates 107o, 107p, 107q, and 107r.

그 동작상태는 아래 표 3과 같이 입력데이터와 출력데이터가 일치하면 상기 도 3의 앤드게이트(107q) 출력이 1이 되어 시스템 클럭(SC)이 앤드게이트(107r) 출력(SCO)이 나타나고, 입력데이터와 출력데이터가 일치하지 않으면 상기 도 3의 앤드게이트(107q) 출력이 0이 되어 앤드게이트(107r) 출력이 0이 되며, 이 출력(SCO)이 도 4의 디-플립-플롭(105k∼105r)의 클럭단자(SCI)로 연결된다.In the operation state, when the input data and the output data coincide with each other as shown in Table 3 below, the output of the AND gate 107q of FIG. 3 becomes 1, and the system clock SC of the AND gate 107r output SCO appears. If the data and the output data do not match, the output of the AND gate 107q of FIG. 3 becomes 0, and the output of the AND gate 107r becomes 0, and this output SCO is the de-flip-flop 105k to FIG. 4. Connected to the clock terminal SCI of 105r).

만일 데이터가 일치하면 클럭(SCI)이 동작하면 어드레스 표시기에 어드레스가 계속 표시되나, 데이터가 일치하지 않으면 클럭(SCI)이 동작하지 않으므로 불량된 메모리셀의 어드레스가 변화되지 않고 어드레스 표시기에 나타난다.If the data matches, the address continues to be displayed on the address indicator when the clock SCI operates. However, if the data does not match, the address does not change and the address of the bad memory cell does not change.

데이터 비교기 동작상태Data comparator operation status An BnAn Bn A=BA = B A ＝ BA ＞ BA ＜ BA = BA> BA <B 100100

상기 도 4는 메모리의 어드레스가 표시되는 회로이며, 램프(LT)=0 상태이면 메모리셀의 어드레스가 7세그먼트를 통하여 어드레스 번지수를 표시하고, 램프(LT)=1이 되면 7세그먼트가 0 상태를 표시하는데 그 동작상태는 아래 표 4와 같다.4 is a circuit for displaying an address of a memory. When the lamp LT is 0, the address of the memory cell displays the address address through 7 segments. When the lamp LT is 1, the 7 segment is 0. The operation status is shown in Table 4 below.

데이터 비교기에서 입력데이터와 출력데이터를 비교하여 일치하면 디-플립-플롭(105k∼105r)의 시스템 클럭이 동작하므로 메모리셀의 어드레스가 어드레스 표시기에 변화되어 나타난다.When the data comparator compares the input data with the output data, the system clocks of the de-flip-flops 105k to 105r operate so that the address of the memory cell is changed and displayed on the address indicator.

만약 메모리셀의 불량으로 인하여 입력데이터와 출력데이터가 일치하지 않으면 데이터 비교기의 출력(SCO)이 0이 되어 디-플립플롭의 클럭(SCI)이 동작하지 않으므로, 어드레스 표시기의 어드레스가 변화되지 않고 불량셀의 어드레스를 나타낸다.If the input data and the output data do not match due to a defective memory cell, the output SCO of the data comparator becomes zero and the clock of the de-flip-flop does not operate. Therefore, the address of the address indicator does not change and is defective. The address of the cell is shown.

어드레스 표시기 동작상태Address indicator operation status 어드레스Address 입력input 출력(105k - 105r)Output (105k-105r) LT RB A3 A2 A1 A0LT RB A3 A2 A1 A0 k l m n p q rk l m n p q r 01234567891011121314150123456789101112131415 0 0 0 0 0 00 x 0 0 0 10 x 0 0 1 00 x 0 0 1 10 x 0 1 0 00 x 0 1 0 10 x 0 1 1 00 x 0 1 1 10 x 1 0 0 00 x 1 0 0 10 x 1 0 1 00 x 1 0 1 10 x 1 1 0 00 x 1 1 0 10 x 1 1 1 00 x 1 1 1 11 x x x x x0 0 0 0 0 00 x 0 0 0 10 x 0 0 1 00 x 0 0 1 10 x 0 1 0 00 x 0 1 0 10 x 0 1 1 00 x 0 1 1 10 x 1 0 0 00 x 1 0 0 10 x 1 0 1 00 x 1 0 1 10 x 1 1 0 00 x 1 1 0 10 x 1 1 1 00 x 1 1 1 11 xxxxx 0 0 0 0 0 0 11 0 0 1 1 1 10 0 1 0 0 1 00 0 0 0 1 1 01 0 0 1 1 0 00 1 0 0 1 0 01 1 0 0 0 0 00 0 0 1 1 1 10 0 0 0 0 0 00 0 0 1 1 0 01 1 1 0 0 1 01 1 0 0 1 1 01 0 1 1 1 0 00 1 1 0 1 0 01 1 1 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 00 0 0 0 0 0 11 0 0 1 1 1 10 0 1 0 0 1 00 0 0 0 1 1 01 0 0 1 1 0 00 1 0 0 1 0 01 1 0 0 0 0 00 0 0 1 1 1 10 0 0 0 0 0 00 0 0 1 1 0 01 1 1 0 0 1 01 1 0 0 1 1 01 0 1 1 1 0 00 1 1 0 1 0 01 1 1 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 0

이렇게 메모리셀에 데이터를 연속하여 K개의 0과 K개의 1을 번갈아 쓰고(Write), 읽음(Read)으로써 메모리셀에서 발생하는 고착형 불량, 천이불량, 유도성 불량을 다음과 같이 시험할 수 있다.By writing and reading K 0s and K 1s in a row in succession, data can be tested as follows: fixed defects, transition defects, and inductive defects occurring in memory cells as follows. .

메모리셀의 불량은 메모리셀에서 데이터가 0이나 1로 고정되어 있는 고착형 불량(Struck at fault)과 데이터를 1에서 0이나, 0에서 1로 변화시킬 때 데이터가 변화되지 않는 천이불량(Transition fault) 및 셀의 상태가 천이할 때 정적인 유도(Electrostatic coupling) 때문에 다른 셀에 상태 천이(Transition)를 야기하는 유도성 불량(Coupling fault)이 있으며, 고착형 불량은 다음 <표 5>와 같은 절차로 시험할 수 있다.The defects of the memory cell are a stuck at fault in which the data is fixed to 0 or 1 in the memory cell and a transition fault in which the data does not change when the data is changed from 1 to 0 or 0 to 1. ) And Coupling faults that cause state transitions in other cells due to electrostatic coupling when the state of the cell transitions. Can be tested by

고착형 불량 시험절차Sticky defect test procedure Address = 0, 1, 2, 3, ·, ·, k-1(1) write 0 : 셀에 0을 쓰는 동작(2) read 0 : 셀에 0을 읽는 동작(3) write 1 : 셀에 1을 쓰는 동작(4) read 1 : 셀에 1을 읽는 동작Address = 0, 1, 2, 3, ..., k-1 (1) write 0: Write 0 to the cell (2) read 0: Read 0 to the cell (3) write 1: Write to cell 1 (4) read 1: read 1 in cell

상기 4개의 절차는 어떤 고착형 불량도 검출할 수 있다.The four procedures can detect any stuck failure.

천이불량은 데이터를 1에서 0이나, 0에서 1로 데이터를 변화시킬 때 데이터가 변화되지 않는 불량이며, 시험절차는 메모리셀에 1에서 0으로, 또는 0에서 1로 데이터를 변화시켜 쓴 후 읽음으로서 불량을 검출할 수 있다.The transition defect is a defect in which data does not change when data is changed from 1 to 0 or 0 to 1, and the test procedure is read after changing data from 1 to 0 or 0 to 1 in a memory cell. As a result, a defect can be detected.

유도성 불량은 메모리셀의 데이터가 천이할 때 정적인 유도(Electrostatic coupling) 때문에 다른 메모리셀에 상태천이를 야기한다.Inductive defects cause state transitions in other memory cells due to electrostatic coupling when data in the memory cells transition.

이것을 유도성 불량이라고 하며, 유도성 불량의 원인은 단락회로, 누설전류 및 부유용량 등의 영향을 받아 발생할 수 있다.This is called inductive failure, and the cause of inductive failure may be caused by the influence of short circuit, leakage current and stray capacitance.

유도성 불량을 검출하기 위해서는 유도성 메모리셀이 0에서 1로, 1에서 0으로 천이될 때 유도된 메모리셀의 상태를 시험해야 한다.To detect inductive defects, the state of the induced memory cell should be tested when the inductive memory cell transitions from 0 to 1 and from 1 to 0.

두 개의 메모리 셀 사이에서 발생하는 유도성 불량은 유도된 메모리셀이 가질 수 있는 상태인 0, 1과 유도성 메모리셀이 가질 수 있는 상태 천이인 ↑(low to high transition) 및 ↓(high to low transition)을 각각 설정한다.Inductive defects occurring between two memory cells are 0, 1, which states that induced memory cells may have, and ↑ (low to high transition) and ↓ (high to low) states transitions that inductive memory cells may have. set each).

어드레스를 증가시키면서 메모리셀을 시험할 때 더 큰 어드레스의 메모리셀과 작은 어드레스의 메모리 셀 사이의 유도성에서 더 큰 어드레스 메모리셀의 유도성 불량이 검출된다.When testing the memory cells with increasing addresses, inductive defects of the larger address memory cells are detected in the inductance between the memory cells of the larger address and the memory cells of the smaller address.

이에 반해 어드레스를 감소시키면서 메모리셀을 시험할 때는 작은 어드레스 메모리셀의 유도성 불량이 검출된다.On the other hand, when testing a memory cell while reducing an address, inductive defects of a small address memory cell are detected.

다음 <표 6>은 메모리 시험 심볼마크의 정의를 나타낸 것으로서, 두 개의 메모리셀에서 생기는 불량의 검출절차와 같이 각 셀의 상태를 설정하고 어드레스를 증가 및 감소시키면서 불량을 검출한다.The following Table 6 shows the definition of the memory test symbol mark. As shown in the procedure for detecting defects occurring in two memory cells, defects are detected by setting the state of each cell and increasing and decreasing addresses.

메모리 심볼마크의 정의Definition of memory symbol mark R = 셀에서 읽는 동작W = 셀에서 쓰는 동작R0 = 셀로부터 0을 읽는 동작W0 = 셀로부터 0을 쓰는 동작R1 = 셀로부터 1을 읽는 동작W1 = 셀로부터 1을 쓰는 동작↑= 셀의 전번 상태가 0일 때 셀에 1을 쓰는 동작↓ = 셀의 전번 상태가 1일 때 셀에 0을 쓰는 동작↑R = 셀에서 0을 쓴 후 1을 읽는 동작↓R = 셀에서 1을 쓴 후 0을 읽는 동작R = read from cell W = write from cell R0 = read 0 from cell W0 = write 0 from cell R1 = read 1 from cell W1 = write 1 from cell ↑ = previous cell state = 1 writes to the cell when is 0 ↓ = writes 0 to the cell when the previous state of the cell is 1 ↑ R = reads 1 after writing 0 to the cell ↓ R = writes 0 to 1 after writing the cell Read action

고착형 불량은 상기 도 7에서와 같이 P1, P2에 의해서 완전히 검출된다.The fixed defect is completely detected by P1 and P2 as shown in FIG.

천이불량은 P1, P2, P3에서 검출되고, 2개 셀의 유도성 불량은 상기 도 7과 같이 P1, P2, P3, P4, P5에서 검출된다.The transition defect is detected at P1, P2, and P3, and the inductive defects of the two cells are detected at P1, P2, P3, P4, and P5 as shown in FIG.

그러므로 고착형 불량, 천이불량과 2개 사이의 유도성 불량을 검출하기 위해서는 상기 도 2의 시험패턴을 이용하여 상기 도 7과 같은 시험절차를 거쳐야 한다.Therefore, in order to detect a fixed defect, a transition defect and an inductive defect between two, the test procedure as shown in FIG. 7 must be performed using the test pattern of FIG. 2.

상술한 바와 같이 본 발명의 회로내부에 있는 메모리의 시험회로는, 메모리의 불량을 외부에서 확인할 수 있으며, 효과적인 시험패턴을 이용하여 다양한 불량형태를 검출할 수 있기 때문에 반도체 소자의 신뢰성을 높일 수 있는 효과가 있다.As described above, the test circuit of the memory inside the circuit of the present invention can confirm the defect of the memory from the outside and can detect various defect types using an effective test pattern, thereby increasing the reliability of the semiconductor device. It works.

Claims (8)

시험패턴을 발생시키는 시험패턴 발생수단과;Test pattern generating means for generating a test pattern; 상기 시험패턴 발생수단으로부터 입력되는 데이터를 버퍼링하는 데이터 임시 입력수단과;Data temporary input means for buffering data input from said test pattern generating means; 메모리셀에 상기 버퍼로 입력된 데이터를 쓰거나 메모리셀로부터 쓰여진 데이터를 읽을 때 메모리셀의 어드레스를 각각 지정하는 라이트 어드레스 계수수단 및 리드 어드레스 계수수단과;Write address counting means and read address counting means for respectively designating an address of a memory cell when writing data inputted to said buffer into a memory cell or reading data written from a memory cell; 상기 메모리셀에 데이터 입력버퍼로부터 출력된 데이터가 읽혀지고 써지도록 상기 메모리셀을 구동하는 리드-라이트 구동수단과;Read-write driving means for driving the memory cell to read and write data output from a data input buffer to the memory cell; 상기 구동에 의해 메모리셀로부터 출력되는 데이터를 버퍼링하는 데이터 임시 출력수단과;Data temporary output means for buffering data output from the memory cell by the driving; 상기 입력데이터와 출력데이터를 비교하여 메모리셀의 불량여부를 판별하는 데이터 비교수단과;Data comparing means for comparing the input data with the output data to determine whether a memory cell is defective; 상기 비교수단의 비교결과, 메모리셀에 불량이 발생할 경우 불량발생 어드레스를 표시하는 어드레스 표시수단을 포함하여 회로내부에 메모리의 동작상태를 시험하는 것을 특징으로 하는 회로내부의 메모리 시험회로.And an address display means for displaying a defective address when a failure occurs in the memory cell as a result of the comparison of the comparison means. 제 1 항에 있어서,The method of claim 1, 상기 시험패턴 발생수단은,The test pattern generating means, 메모리 시험패턴을 발생시키는 시험패턴 발생부와;A test pattern generator for generating a memory test pattern; 상기 발생된 시험패턴 데이터와 내부회로의 정상 데이터 중에서 하나를 선택하는 스캔부로 이루어진 것을 특징으로 하는 회로내부의 메모리 시험회로.And a scan unit for selecting one of the generated test pattern data and normal data of the internal circuit. 제 2 항에 있어서,The method of claim 2, 상기 시험패턴 발생부는,The test pattern generator, 시스템 클럭에 따라 0, 1 데이터를 번갈아 발생시키기 위해 메모리 어드레스의 수에 일치하고, 전단계의 플립플롭의 출력이 다음단계의 플립플롭의 클럭단자에 연결되는 다수개의 플립플롭으로 구성된 것을 특징으로 하는 회로내부의 메모리 시험회로.A circuit comprising a plurality of flip-flops that match the number of memory addresses to alternately generate 0 and 1 data according to the system clock, and the output of the previous stage flip-flop is connected to the clock terminal of the next stage flip-flop Internal memory test circuit. 제 2 항에 있어서,The method of claim 2, 상기 스캔부는,The scan unit, 스캔선택신호(SS)에 따라 회로내부의 데이터 또는 정상 데이터(ND)를 선택하는 제 1 스캔회로와;A first scan circuit for selecting data in the circuit or normal data ND according to the scan selection signal SS; 스캔선택신호에 따라 상기 시험패턴 발생부에서 마지막 단계인 플립플롭 출력단자와 연결된 시험데이터(TDI)를 선택하는 제 2 스캔회로와;A second scan circuit for selecting test data (TDI) connected to a flip-flop output terminal as a last step in the test pattern generator according to a scan selection signal; 상기 두 스캔회로에서 선택된 데이터들을 논리합하는 논리합 게이트와;An OR gate for ORing the data selected in the two scan circuits; 논리합된 데이터를 시스템 클럭의 클럭단자로 입력하는 디-플립플롭으로 이루어진 것을 특징으로 하는 회로내부의 메모리 시험회로.A memory test circuit in a circuit comprising a de-flip flop for inputting OR data into a clock terminal of a system clock. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 1 스캔회로는,The first scan circuit, 스캔선택신호를 반전시키는 인버터와;An inverter for inverting the scan selection signal; 반전된 스캔선택신호와 정상 데이터(ND)를 부정논리곱하는 낸드게이트와;A NAND gate for negating and logically inverting the scan selection signal and the normal data ND; 상기 낸드게이트의 출력을 반전시키는 인버터로 이루어진 것을 특징으로 하는 회로내부의 메모리 시험회로.And an inverter for inverting the output of the NAND gate. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 2 스캔회로는,The second scan circuit, 스캔선택신호와 시험데이터를 부정논리곱하는 낸드게이트와;A NAND gate that negatively multiplies the scan selection signal and the test data; 상기 낸드게이트의 출력을 반전시키는 인버터로 이루어진 것을 특징으로 하는 회로내부의 메모리 시험회로.And an inverter for inverting the output of the NAND gate. 제 1 항에 있어서,The method of claim 1, 상기 데이터 비교수단은,The data comparison means, 입력데이터(A4)가 입력되고 출력데이터(B4)가 반전되어 입력되는 제 1 낸드게이트 및 입력데이터(A4)가 반전되고 출력데이터(B4)가 입력되는 제 2 낸드게이트와;A first NAND gate to which input data A4 is input and output data B4 is inverted and input, and a second NAND gate to which input data A4 is inverted and output data B4 is input; 입력데이터(A3)와 출력데이터(B3)가 반전되어 입력되는 제 3 낸드게이트 및 출력데이터(B3)와 입력데이터(A3)가 반전되어 입력되는 제 4 낸드게이트와;A third NAND gate inputted with the input data A3 and the output data B3 inverted, and a fourth NAND gate inputted with the output data B3 and the input data A3 inverted; 입력데이터(A4)의 제 1 낸드게이트 출력과 출력데이터(B3)의 제 3 낸드게이트 출력을 앤드하는 제 1 앤드게이트 및 제 2 낸드게이트 출력과 제 4 낸드게이트 출력을 앤드하는 제 2 앤드게이트와;A first end gate for ANDing the first NAND gate output of the input data A4 and a third NAND gate output of the output data B3, and a second AND gate for ANDing the second NAND gate output and the fourth NAND gate output; ; 입력데이터(A2)가 입력되고 출력데이터(B2)가 반전되어 입력되는 제 5 낸드게이트 및 입력데이터(A2)가 반전되어 입력되고 출력데이터(B2)가 입력되는 제 6 낸드게이트와;A fifth NAND gate to which input data A2 is input and output data B2 is inverted and input, and a sixth NAND gate to which input data A2 is inverted and input and output data B2 is input; 입력데이터(A1)가 입력되고 출력데이터(B1)가 반전되어 입력되는 제 7 낸드게이트 및 입력데이터(A1)가 입력되고 출력데이터(B1)가 입력되는 제 8 낸드게이트와;An eighth NAND gate to which input data A1 is input, the output data B1 is inverted, and an input data A1 is input, and an output data B1 is input; 입력데이터(A0)가 입력되고 출력데이터(B0)가 반전되어 입력되는 제 9 낸드게이트 및 입력데이터(A0)가 반전되어 입력되고 출력데이터(B0)가 입력되는 제 10 낸드게이트와;A ninth NAND gate to which input data A0 is input, the output data B0 is inverted, and an input data A0 is inverted and input, and the output data B0 is input; 상기 입력데이터(A0-A4)의 낸드게이트 출력데이터가 입력되는 제 1, 3, 5, 7, 9 낸드게이트와 출력데이터(B0-B4)의 제 2, 4, 6, 8, 10 낸드게이트 출력데이터가 입력되는 제 3 앤드게이트 및 상기 제 3 앤드게이트의 반전된 출력이 입력되는 제 4 앤드게이트와 논리합(OR)게이트, 시스템 클럭과 논리합 게이트 출력이 입력되는 제 5 앤드게이트로 이루어진 것을 특징으로 하는 회로내부의 메모리 시험회로.First, third, fifth, seventh and nineth NAND gates to which the NAND gate output data of the input data A0-A4 are input and second, fourth, sixth, eighth, and tenth NAND gate outputs of the output data B0-B4. And a fourth AND gate to which data is input, a fourth AND gate to which an inverted output of the third AND gate is input, an OR gate, and a fifth AND gate to which a system clock and an OR gate output are input. Memory test circuit inside the circuit. 제 1 항에 있어서,The method of claim 1, 상기 어드레스 표시기는,The address indicator, 상기 입력데이터(A0)가 입력되는 제 9 낸드게이트, A1이 입력되는 제 7 낸드게이트, A2가 입력되는 제 5 낸드게이트 및 A3가 입력되는 인버터와;An ninth NAND gate to which the input data A0 is input, a seventh NAND gate to which A1 is input, a fifth NAND gate to which A2 is input, and an inverter to which A3 is input; 상기 7 세그먼트의 출력을 받아 메모리셀의 어드레스를 어드레스 표시기에 표시하는 디-플립플롭으로 이루어진 것을 특징으로 하는 회로내부의 메모리 시험회로.And a de-flip-flop which receives the output of the seven segments and displays the address of the memory cell on an address indicator.
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