KR20030056802A - 전계 효과 트랜지스터 형성 방법 - Google Patents

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Abstract

본 발명은 트랜지스터를 다층 구조로 웨이퍼 상에 형성시킴으로써 집적도를 향상시킨 전계 효과 트랜지스터 형성 방법에 관한 것으로, 기판상에 제 1 트랜지스터를 형성하는 단계와, 상기 제 1 트랜지스터 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 단결정 실리콘층을 형성하는 단계와, 상기 단결정 실리콘층을 기판으로 한 제 2 트랜지스터를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

전계 효과 트랜지스터 형성 방법{Method for Forming Field Effect Transistor}
본 발명은 반도체 소자에 관한 것으로 특히, 트랜지스터를 다층 구조로 웨이퍼 상에 형성시킴으로써 집적도를 향상시킨 전계 효과 트랜지스터 형성 방법에 관한 것이다.
이하, 종래의 전계 효과 트랜지스터 형성 방법을 설명하면 다음과 같다.
도 1a는 현재 일반적으로 공정상 진행하고 있는 하나의 전계 효과 트랜지스터(FET)를 형성하는 방법을 나타낸 단면도이다.
먼저, 기판(11)의 소정 영역에 격리 영역(12)을 형성한다.
이러한 격리 영역(12)은 STI 공정 등을 사용하여 기판의 소정 영역을 제거하고, 그 제거된 부분에 산화막을 채우는 방식으로 진행한다.
이어, 기판(11)의 소정 영역에 게이트(13) 및 측벽 스페이서를 형성하고, 상기 측벽 스페이서 양측에 소오스/드레인 영역(14)을 형성한다.
이어, 상기 게이트를 포함한 기판상에 내부 층간 절연막(15)을 증착하고, 확산 방지막(16)을 차례로 증착하고, 이를 선택적으로 제거하여 콘택 영역(17)을 형성한다.
이어, 상기 콘택 영역은 플러그 물질로 채워 상하층 배선간의 도전을 꾀한다.
상기 콘택 영역(17)을 포함한 내부 층간 절연막(15)상에 제 1 금속 배선(MT1)을 형성한다. 상기 제 1 금속 배선을 형성한 후, 제 1 내부 층간 절연막(ILD1)을 제 1 금속 배선을 포함한 상기 확산 방지막(16)상에 증착한다.
상기와 같은 방식으로 상기 제 1 금속 배선 상부에, 복수층을 형성한다.
각각의 층에는 금속 배선(MT n)과 그 상부에는 비아(Via n)와 전극 및 절연막이 증착되며, 금속 배선이 형성되지 않은 영역은 내부 층간 절연막(ILD n)이 채워진다.
도 1a에서는 이러한 복수의 층의 6층으로 구성되나, 필요에 따라 더 증착할 수도, 몇 개의 층은 생략하여 증착할 수도 있다.
이러한 6층의 내부 배선을 완료한 후, 제 7 금속 배선상 표면에 제 n 확산 방지막(19)을 증착한 후, 보호막(20)을 충분히 전계 효과 트랜지스터 형성 공정을 완료한다.
그러나, 상기와 같은 종래의 전계 효과 트랜지스터 형성 방법은 다음과 같은 문제점이 있다.
반도체 제조는 웨이퍼 위에서 단층구조이다. 즉, 단면으로 보면 하나의 트랜지스터가 있는 구조이다. 이는 반도체 소자를 하나의 웨이퍼에 대해 수율 생산이 제한되어, 집적도에 대한 한계 극복을 어렵게 한다는 문제점을 발생시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 트랜지스터를 다층 구조로 웨이퍼 상에 형성시킴으로써 집적도를 향상시킨 전계 효과 트랜지스터 형성 방법을 제공하는 데, 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 반도체 소자의 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호 설명
11 : 기판 12 : 격리 산화막
13 : 게이트 14 : 소오스/드레인
15 : 내부 층간 절연막 16 : 제 1 확산 방지막
17 : 콘택 영역 18 : 제 1 금속 배선
19 : 제 n 확산 방지막 20 : 보호막(passivation)
21 : 층간 절연막(FET간 절연막) 22 : 단결정 실리콘층(Single Crystal)
100 : 제 1 트랜지스터 200 : 제 2 트랜지스터
상기와 같은 목적을 달성하기 위한 본 발명의 전계 효과 트랜지스터 형성 방법은 기판상에 제 1 트랜지스터를 형성하는 단계와, 상기 제 1 트랜지스터 상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막 상에 단결정 실리콘층을 형성하는 단계와, 상기 단결정 실리콘층을 기판으로 한 제 2 트랜지스터를 형성하는 단계를포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 전계 효과 트랜지스터 형성 방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d는 본 발명의 반도체 소자의 형성 방법을 나타낸 공정 단면도이다.
도 1a는 현재 일반적으로 공정상 진행하고 있는 하나의 전계 효과 트랜지스터(FET)를 형성하는 방법을 나타낸 단면도이다. 이와 같이 제 1 트랜지스터(100)를 형성한다.
먼저, 기판(11)의 소정 영역에 격리 영역(12)을 형성한다.
이러한 격리 영역(12)은 STI 공정 등을 사용하여 기판의 소정 영역을 제거하고, 그 제거된 부분에 산화막을 채우는 방식으로 진행한다.
이어, 기판(11)의 소정 영역에 게이트(13) 및 측벽 스페이서를 형성하고, 상기 측벽 스페이서 양측에 소오스/드레인 영역(14)을 형성한다.
이어, 상기 게이트를 포함한 기판상에 내부 층간 절연막(15)을 증착하고, 확산 방지막(16)을 차례로 증착하고, 이를 선택적으로 제거하여 콘택 영역(17)을 형성한다.
이어, 상기 콘택 영역은 플러그 물질로 채워 상하층 배선간의 도전을 꾀한다.
상기 콘택 영역(17)을 포함한 내부 층간 절연막(15)상에 제 1 금속 배선(MT1)을 형성한다. 상기 제 1 금속 배선을 형성한 후, 제 1 내부 층간절연막(ILD1)을 제 1 금속 배선을 포함한 상기 확산 방지막(16)상에 증착한다.
상기와 같은 방식으로 상기 제 1 금속 배선 상부에, 복수층을 형성한다.
각각의 층에는 금속 배선(MT n)과 그 상부에는 비아(Via n)와 전극 및 절연막이 증착되며, 금속 배선이 형성되지 않은 영역은 내부 층간 절연막(ILD n)이 채워진다.
도 1a에서는 이러한 복수의 층의 6층으로 구성되나, 필요에 따라 더 증착할 수도, 몇 개의 층은 생략하여 증착할 수도 있다.
이러한 6층의 내부 배선을 완료한 후, 제 7 금속 배선상 표면에 제 n 확산 방지막(19)을 증착한 후, 보호막(20)을 충분히 전계 효과 트랜지스터 형성 공정을 완료한다.
상기 금속 배선(MT n)들은 열적으로 안정한 텅스텐(W)을 이용한다.
이와 같이 구성한 제 1 트랜지스터(FET)는 그 자체로 완전한 동작이 가능한 소자이다.
이어, 도 1b와 같이, 상기 FET 상에 층간 절연막(21)을 형성한다. 하부의 FET와의 완전한 절연을 위해, 열적으로 안정화된 절연막을 증착한다.
예를 들어, 1㎛ 내지 10㎛ 두께의 산화막 성분으로 상기 층간 절연막(21)을 증착한다.
도 1c와 같이, 단결정 실리콘층(22)을 증착한다. 상기 단결정 실리콘층(22)은 이후 형성된 FET2의 기판으로 작용하도록 1㎛ 내지 10㎛의 두께를 이루도록 증착한다.
상기 단결정 실리콘층(22)은 그 상부에 제 2 트랜지스터(200)를 형성하기 전 800℃ 내지 1000℃의 온도의 N2분위기 하에서 열처리하여 안정화 및 접착력을 강화시키도록 한다.
도 1d와 같이, 상기 제 1 트랜지스터(100)과 동일 구조로 제 2 트랜지스터(200)를 형성한다. 이 때, 상기 제 2 트랜지스터(200)의 금속 배선들은 고속용으로 이용하기 위해 구리 배선(Cu)을 사용한다.
이러한, 제 1, 제 2 트랜지스터(100, 200)들은 서로 별개로 동작하지만, 필요시에는 상기 제 1, 제 2 트랜지스터(100, 200)간의 콘택 영역을 형성하여 서로 연결을 꾀하기도 한다.
상기와 같은 본 발명의 전계 효과 트랜지스터 형성 방법은 다음과 같은 효과가 있다.
첫째, 반도체 상에 층간으로 구분하여 다층 구조를 가지도록 공정을 진행한다. 이로써, 반도체의 집적도를 무한대에 가까운 정도로 가능하게 한다.
둘째, 반도체 층간은 완전한 절연막으로 구분되어 서로 독립적으로 동작하고 필요하면 연결하여 소자 특성 개선을 기대할 수 있다.

Claims (7)

  1. 기판상에 제 1 트랜지스터를 형성하는 단계;
    상기 제 1 트랜지스터 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 단결정 실리콘층을 형성하는 단계;
    상기 단결정 실리콘층을 기판으로 한 제 2 트랜지스터를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  2. 제 1항에 있어서, 상기 제 1, 제 2 트랜지스터는 각각
    기판의 소정 영역에 격리 영역을 형성하는 단계;
    상기 기판의 활성 영역 상에 게이트를 형성하고, 상기 게이트 양측 기판에 소오스/드레인을 형성하는 단계;
    상기 게이트를 포함한 기판상에 복수층에 대하여 각각 내부 층간 절연막, 각 층간 절연막의 콘택 영역, 각 층간 금속 배선을 형성하는 단계;
    상기 최상위 금속 배선상 전면에 보호막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  3. 제 2항에 있어서, 상기 제 1 트랜지스터의 금속 배선은 텅스텐으로 함을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  4. 제 2항에 있어서, 상기 제 2 트랜지스터의 배선은 구리 배선으로 함을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  5. 제 1항에 있어서, 상기 층간 절연막은 1 내지 10㎛ 두께의 산화막 성분으로 증착함을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
  6. 제 1항에 있어서, 상기 단결정 실리콘층은 1 내지 10㎛ 두께로 증착함을 특징으로 하는 전계 효과 트랜지스터의 형성 방법.
  7. 제 1항에 있어서, 상기 단결정 실리콘층을 증착한 후, 상기 제 2 트랜지스터를 형성하기 전 800 내지 1000℃의 온도에서 N2분위기에서 열처리함을 특징으로 하는 전계 효과 트랜지스터 형성 방법.
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