KR20030055686A - Method for menufacturing metal silicide layer of semiconducotr device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고집적 반도체소자에서 선택적 에피택셜 성장(Selective Epitaxial Growth of silicon : 이하 '선택적 애피막'이라 함) 공정을 이용하여 반도체 소자의 금속 실리사이드막 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a metal silicide film of a semiconductor device by using a selective epitaxial growth of silicon process. It is about.
실리콘만을 선택적으로 애피택셜 성장시키는 기술은 반도체 소자의 다양한 제조공정에 이용되고 있는데, 예를 들어 소자 분리 공정, 소오스 및 드레인 영역(junction)과 금속 플러그 매립, 금속 실리사이드 등의 분야에서 폭넓게 이용되고 있다. 이와 같이 반도체 제조 공정에 선택적 애피막을 적용하는 이유는 반도체장치의 고집적화에 따라 소자의 크기가 점점 축소됨에 따라 통상의 증착 및 식각 공정을 실시할 경우보다 원하는 소자의 특성을 저해하지 않고 안정된 공정을 진행하는데 그 효과가 크기 때문이다.Selective epitaxial growth of only silicon is used in various manufacturing processes of semiconductor devices, and is widely used in, for example, device isolation processes, source and drain junctions, metal plug embedding, and metal silicides. . The reason why the selective epitaxial film is applied to the semiconductor manufacturing process is that as the size of the device is gradually reduced due to the high integration of the semiconductor device, a stable process is performed without compromising the desired device characteristics as compared with the conventional deposition and etching processes. This is because the effect is great.
그런데, 반도체소자의 집적화가 높아짐에 따라 NMOS, PMOS 등의 트랜지스터의 소오스/드레인 영역과 게이트전극의 폭이 감소되고 있다. 이로 인해 소오스/드레인 영역과 게이트전극의 표면 저항(sheet resistance)이 높아져서 반도체소자의 동작이 저하되는 문제점이 있었다. 그러므로, 종래에는 반도체 제조 공정시 게이트전극 및 불순물이 주입된 영역에 저저항 물질의 금속 실리사이드막을 형성하여 표면 저항을 낮추었다.However, as the integration of semiconductor devices increases, the source / drain regions and the widths of the gate electrodes of transistors such as NMOS and PMOS are reduced. As a result, the sheet resistance of the source / drain regions and the gate electrode is increased, thereby degrading the operation of the semiconductor device. Therefore, in the related art, a metal silicide film of a low resistance material is formed in a region where a gate electrode and impurities are implanted in a semiconductor manufacturing process, thereby lowering the surface resistance.
하지만, 종래 기술에서는 게이트 전극 및 소오스/드레인 영역을 형성한 후에 선택적 에피막을 형성하고 금속 실리사이드막을 형성하기 때문에 소오스/드레인 영역내 고농도로 도핑된 불순물이 금속 실리사이드 반응을 억제하게 된다. 이에 따라 게이트전극 및 소오스/드레인 영역에 금속 실리사이드막의 형성이 어려워 표면 저항을 충분히 낮출 수 없었다.However, in the related art, since the selective epitaxial layer and the metal silicide layer are formed after the gate electrode and the source / drain region are formed, the highly doped impurities in the source / drain region suppress the metal silicide reaction. As a result, it is difficult to form the metal silicide film in the gate electrode and the source / drain regions, and thus the surface resistance cannot be sufficiently lowered.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 게이트전극을 형성하고 선택적 에피막을 형성한 후에, 실리사이드막과 소오스/드레인 이온 주입 공정을 병행함으로써 게이트전극 및 소오스/드레인 영역의 표면 저항을 충분히 낮출 수 있는 반도체 소자의 금속 실리사이드막 제조방법을 제공하는 데 있다.An object of the present invention is to form a gate electrode and a selective epitaxial film to solve the above problems of the prior art, and then the surface resistance of the gate electrode and the source / drain regions by performing a silicide film and a source / drain ion implantation process in parallel. It is to provide a method for producing a metal silicide film of a semiconductor device that can be sufficiently lowered.
상기 목적을 달성하기 위하여 본 발명은 반도체소자의 금속 실리사이드막 제조 방법에 있어서, 실리콘 기판 상부에 게이트 전극을 형성하고, 그 측벽에 스페이서막을 형성하는 단계와, 게이트 전극과 그 양쪽에 드러난 실리콘 기판에 선택적 애피막을 형성하는 단계와, 선택적 애피막이 형성된 결과물 전체에 금속을 증착하고 제 1열처리 공정을 실시하여 금속과 선택적 애피막 사이에 실리사이드 반응을 일으켜 게이트 전극과 실리콘 기판 표면에 금속 실리사이드막을 형성하는 단계와, 이온 주입 공정으로 금속 실리사이드막에 이온 주입을 실시하고, 제 2열처리 공정을 실시하여 금속 실리사이드막에 주입된 이온이 실리콘 기판으로 확산되어 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, the present invention provides a method of manufacturing a metal silicide film of a semiconductor device, comprising: forming a gate electrode on a silicon substrate, forming a spacer film on a sidewall thereof, and forming a gate electrode and a silicon substrate exposed on both sides thereof. Forming a selective epitaxial film, depositing a metal on the entire product on which the selective epitaxial film is formed, and performing a first heat treatment process to generate a silicide reaction between the metal and the selective epitaxial film to form a metal silicide film on the gate electrode and the silicon substrate surface. And implanting ions into the metal silicide film by an ion implantation process, and performing a second heat treatment process to diffuse ions implanted into the metal silicide film into the silicon substrate to form source / drain regions.
상기 목적을 달성하기 위하여 본 발명의 다른 방법은 반도체소자의 금속 실리사이드막 제조 방법에 있어서, 실리콘 기판 상부에 게이트 전극을 형성하고, 그 측벽에 스페이서막을 형성하는 단계와, 게이트 전극과 그 양쪽에 드러난 실리콘 기판에 선택적 애피막을 형성하는 단계와, 선택적 애피막이 형성된 구조물 전체에 금속을 증착하고 금속막내에 이온 주입 공정을 실시하는 단계와, 이온 주입된 구조물에 제 1열처리 공정을 실시하여 금속과 선택적 애피막 사이에 실리사이드 반응을일으켜 게이트 전극과 실리콘 기판 표면에 금속 실리사이드막을 형성함과 동시에 실리콘 기판으로 금속막에 주입된 이온을 1차 확산시키는 단계와, 구조물에 제 2열처리 공정을 실시하여 실리콘 기판으로 이온을 2차 확산시켜 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, another method of the present invention provides a method of manufacturing a metal silicide film of a semiconductor device, the method comprising: forming a gate electrode on a silicon substrate and forming a spacer film on a sidewall thereof; Forming a selective epitaxial film on the silicon substrate, depositing a metal on the entire structure where the selective epitaxial film is formed, performing an ion implantation process in the metal film, and performing a first heat treatment process on the ion implanted structure By forming a silicide reaction between the epitaxial film to form a metal silicide film on the surface of the gate electrode and the silicon substrate, and simultaneously diffusing ions implanted into the metal film into the silicon substrate, and performing a second heat treatment process on the silicon substrate. Second diffusion of ions to form source / drain regions It achieved by also.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 금속 실리사이드막 제조방법을 설명하기 위한 공정 순서도,1A to 1F are flowcharts illustrating a method of manufacturing a metal silicide film of a semiconductor device according to an embodiment of the present invention;
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 소자의 금속 실리사이드막 제조방법을 설명하기 위한 공정 순서도.2A to 2E are flowcharts illustrating a method of manufacturing a metal silicide film of a semiconductor device according to another exemplary embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 실리콘 기판 12 : 게이트산화막10 silicon substrate 12 gate oxide film
14 : 게이트전극 16 : 스페이서막14 gate electrode 16 spacer film
18 : 선택적 에피막 20 : 금속막18: selective epitaxial film 20: metal film
22 : Ti 실리사이드막 24 : 소오스/드레인 영역22 Ti silicide layer 24 Source / drain region
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 금속 실리사이드막 제조방법을 설명하기 위한 공정 순서도이다. 본 발명의 일 실시예는 Ti 실리사이드막의 제조 공정에 대한 것이다.1A to 1F are flowcharts illustrating a method of manufacturing a metal silicide film of a semiconductor device according to an embodiment of the present invention. One embodiment of the present invention relates to a process for producing a Ti silicide film.
도 1a에 도시된 바와 같이, 실리콘 기판(10)에 소자분리 공정을 실시하고, 실리콘 기판의 활성 영역 상부에 게이트 절연막(12) 및 게이트 전극(14)을 형성한다. 그리고 게이트 전극(14) 측벽에 절연막으로 이루어진 스페이서막(16)을 형성한다. 이때, 스페이서막(16)은 실리콘산화막과 실리콘질화막이 적층된 2층 구조로 형성할 수 있다.As shown in FIG. 1A, an isolation process is performed on the silicon substrate 10, and the gate insulating layer 12 and the gate electrode 14 are formed on the active region of the silicon substrate 10. A spacer film 16 made of an insulating film is formed on the sidewall of the gate electrode 14. In this case, the spacer layer 16 may be formed in a two-layer structure in which a silicon oxide film and a silicon nitride film are stacked.
도 1b에 도시된 바와 같이, 게이트 전극(14) 양쪽에 드러난 실리콘 기판(10) 즉, 소오스/드레인 영역이 형성될 예정 부분에 선택적 애피막(18)을 성장시킨다. 이때, 선택적 애피막(18)의 성장 두께는 50Å∼500Å임이 바람직하다.As shown in FIG. 1B, the selective epitaxial film 18 is grown on the silicon substrate 10 exposed on both sides of the gate electrode 14, that is, the portion where the source / drain regions are to be formed. At this time, the growth thickness of the selective epitaxial film 18 is preferably 50 kPa to 500 kPa.
도 1c에 도시된 바와 같이, 선택적 애피막(18)이 형성된 결과물 전체에 금속으로서, Ti(20)을 증착한다. 이때, Ti(20)의 증착은 스퍼터링 증착 장비를 이용하되, 그 증착 두께를 100Å∼300Å으로 한다.As shown in FIG. 1C, Ti 20 is deposited as a metal on the entire product on which the selective epitaxial film 18 is formed. At this time, the deposition of Ti (20) by using a sputtering deposition equipment, the deposition thickness of 100 ~ 300 Å.
그리고 도 1d에 도시된 바와 같이, 제 1열처리 공정을 실시하여 Ti(20)과 선택적 애피막(18) 사이에 실리사이드 반응을 일으키고 실리사이드에 미반응된 Ti을 제거한다. 이에 따라, 스페이서막(16) 표면을 제외하고, 게이트 전극(14)의 상부와 실리콘 기판(10) 표면에 각각 Ti 실리사이드막(22)이 형성된다. 이때, 제 1열처리 공정은 급속 열처리(rapid thermal process) 장비에서 500℃∼700℃, 20∼60초 동안 N2 분위기에서 실시하여 C49의 상을 갖는 Ti 실리사이드막(22)을 형성한다.As shown in FIG. 1D, a first heat treatment process is performed to cause a silicide reaction between the Ti 20 and the selective epitaxial film 18 and to remove unreacted Ti from the silicide. Accordingly, except for the surface of the spacer film 16, the Ti silicide film 22 is formed on the gate electrode 14 and the surface of the silicon substrate 10, respectively. In this case, the first heat treatment process is performed in a rapid thermal process equipment at 500 ° C. to 700 ° C. for 20 to 60 seconds in an N 2 atmosphere to form a Ti silicide film 22 having a C49 phase.
그 다음 도 1e에 도시된 바와 같이, 소오스/드레인을 위한 이온 주입 공정을 실시하되, Ti 실리사이드막(22)에 이온 주입을 실시한다. 이때, 이온 주입 공정은 n형 불순물(예컨대, As)을 사용할 경우 30KeV∼60KeV의 에너지로 5E14ions/㎠∼5E15ions/㎠으로 이온 주입한다. 반면에, p형 불순물(예컨대, B 또는 BF2)일 경우 5KeV∼40KeV의 에너지로 5E14ions/㎠∼5E15ions/㎠으로 이온 주입한다.Next, as illustrated in FIG. 1E, an ion implantation process for the source / drain is performed, but ion implantation is performed to the Ti silicide layer 22. In this case, the ion implantation process is ion implanted at 5E14ions / cm 2 to 5E15ions / cm 2 with an energy of 30KeV to 60KeV when using n-type impurities (eg, As). On the other hand, in the case of a p-type impurity (eg, B or BF2), the ion is implanted at 5E14ions / cm 2 to 5E15ions / cm 2 with an energy of 5KeV to 40KeV.
그리고나서 도 1f에 도시된 바와 같이, 제 2열처리 공정을 실시한다. 이로 인해, Ti 실리사이드막(22)에 주입된 n형 또는 p형 이온이 실리콘 기판(10) 아래로 확산되어 소오스/드레인 영역(24)이 형성된다. 이때, 제 2열처리 공정은 급속 열처리 장비에서 700℃∼1000℃, 10∼50초 동안 N2 분위기에서 실시함으로써 Ti 실리사이드막(22)의 C49 상이 저자항을 갖는 C54 상으로 상변이를 한다.Then, as shown in FIG. 1F, a second heat treatment process is performed. As a result, n-type or p-type ions implanted in the Ti silicide film 22 are diffused under the silicon substrate 10 to form a source / drain region 24. In this case, the second heat treatment process is performed in a rapid heat treatment apparatus at 700 ° C. to 1000 ° C. for 10 to 50 seconds in an N 2 atmosphere to change the C49 phase of the Ti silicide layer 22 to a C54 phase having a weak term.
그러므로, 본 실시예는 소오스/드레인 영역이 형성될 실리콘 기판(10)과 게이트전극(14)에 선택적 에피막(18)을 형성하고, 선택적 에피막(18)에 Ti 증착 및 제 1열처리로 Ti 실리사이드막(20)을 형성한 후에 이 Ti 실리사이드막(20)에 이온을 주입한 후에 제 2열처리로 소오스/드레인 영역(24)을 형성함으로써 실리사이드막 제조 공정시 소오스/드레인 영역의 높은 도핑 농도로 인해 실리사이드막의 표면 저항이 높아지는 현상을 막을 수 있다.Therefore, the present embodiment forms an optional epitaxial film 18 on the silicon substrate 10 and the gate electrode 14 on which the source / drain regions are to be formed, and deposits Ti on the selective epitaxial film 18 by the first heat treatment. After the silicide film 20 is formed, the Ti silicide film 20 is implanted with ions, and then the source / drain regions 24 are formed by the second heat treatment to obtain a high doping concentration of the source / drain regions during the silicide film manufacturing process. This can prevent the phenomenon that the surface resistance of the silicide film is increased.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 소자의 금속 실리사이드막 제조방법을 설명하기 위한 공정 순서도이다. 이들 도면을 참조하면, 본 발명의 다른 실시예는 다음과 같다.2A to 2E are flowcharts illustrating a method of manufacturing a metal silicide film of a semiconductor device according to another embodiment of the present invention. Referring to these drawings, another embodiment of the present invention is as follows.
도 2a 및 도 2b에 도시된 바와 같이, 실리콘 기판(10)에 소자분리 공정을 실시하고, 실리콘 기판의 활성 영역 상부에 게이트 절연막(12) 및 게이트 전극(14)을 형성한다. 그리고 게이트 전극(14) 측벽에 절연막으로 이루어진 스페이서막(16)을 형성한다. 게이트 전극(14) 양쪽에 드러난 실리콘 기판(10) 즉, 소오스/드레인 영역이 형성될 예정 부분에 선택적 애피막(18)을 50Å∼500Å 두께로 성장시킨다.2A and 2B, an isolation process is performed on the silicon substrate 10, and the gate insulating layer 12 and the gate electrode 14 are formed on the active region of the silicon substrate 10. A spacer film 16 made of an insulating film is formed on the sidewall of the gate electrode 14. The selective epitaxial film 18 is grown to a thickness of 50 kV to 500 kPa in the silicon substrate 10 exposed on both sides of the gate electrode 14, that is, the portion where the source / drain regions are to be formed.
이어서 도 2c에 도시된 바와 같이, 선택적 애피막(18)이 형성된 결과물 전체에 금속으로서, Ti(20)을 스퍼터링 장비에서 100Å∼300Å의 두께로 증착한다. 그 다음 소오스/드레인을 위한 이온 주입 공정을 실시하되, Ti막(20)에 이온 주입을 실시한다. 이때, 이온 주입 공정은 n형 불순물(예컨대, As)을 사용할 경우 30KeV∼60KeV의 에너지로 5E14ions/㎠∼5E15ions/㎠으로 이온 주입한다. 반면에, p형 불순물(예컨대, B 또는 BF2)일 경우 5KeV∼40KeV의 에너지로 5E14ions/㎠∼5E15ions/㎠으로 이온 주입한다.Subsequently, as shown in FIG. 2C, Ti 20 is deposited to a thickness of 100 kPa to 300 kPa in a sputtering apparatus as a metal on the entire product on which the selective epitaxial film 18 is formed. Then, an ion implantation process for source / drain is performed, but ion implantation is performed to the Ti film 20. In this case, the ion implantation process is ion implanted at 5E14ions / cm 2 to 5E15ions / cm 2 with an energy of 30KeV to 60KeV when using n-type impurities (eg, As). On the other hand, in the case of a p-type impurity (eg, B or BF2), the ion is implanted at 5E14ions / cm 2 to 5E15ions / cm 2 with an energy of 5KeV to 40KeV.
그리고 도 2d에 도시된 바와 같이, 제 1열처리 공정을 실시하여 Ti(20)과 선택적 애피막(18) 사이에 실리사이드 반응을 일으킴과 동시에, Ti막(20)에 주입된 n형 또는 p형 이온이 실리콘 기판(10) 아래로 1차 확산(19)된다. 그리고, 실리사이드화되지 않은 Ti을 제거한다. 이에 따라, 스페이서막(16) 표면을 제외하고, 게이트 전극(14)의 상부와 실리콘 기판(10) 표면에 각각 Ti 실리사이드막(22)이 형성된다. 이때, 제 1열처리 공정은 급속 열처리 장비에서 500℃∼700℃, 20∼60초 동안 N2 분위기에서 실시하여 C49의 상을 갖는 Ti 실리사이드막(22)을 형성한다.As shown in FIG. 2D, a first heat treatment process is performed to cause a silicide reaction between the Ti 20 and the selective epitaxial film 18, and at the same time, n-type or p-type ions implanted into the Ti film 20. First diffusion 19 is below this silicon substrate 10. Then, unsilicided Ti is removed. Accordingly, except for the surface of the spacer film 16, the Ti silicide film 22 is formed on the gate electrode 14 and the surface of the silicon substrate 10, respectively. In this case, the first heat treatment process is performed in a rapid heat treatment apparatus at 500 ° C. to 700 ° C. for 20 to 60 seconds in an N 2 atmosphere to form a Ti silicide film 22 having a C49 phase.
그리고나서 도 2e에 도시된 바와 같이, 제 2열처리 공정을 실시하여 Ti 실리사이드막(22) 아래 실리콘 기판(19)에 확산된 n형 또는 p형 이온을 아래로 더 확산시켜 소오스/드레인 영역(24)을 형성한다. 이때, 제 2열처리 공정은 급속 열처리 장비에서 700℃∼1000℃, 10∼50초 동안 N2 분위기에서 실시함으로써 Ti 실리사이드막(22)의 C49 상이 저자항을 갖는 C54 상으로 상변이를 한다.Then, as shown in FIG. 2E, a second heat treatment process is performed to further diffuse the n-type or p-type ions diffused down to the silicon substrate 19 under the Ti silicide layer 22 to form a source / drain region 24. ). In this case, the second heat treatment process is performed in a rapid heat treatment apparatus at 700 ° C. to 1000 ° C. for 10 to 50 seconds in an N 2 atmosphere to change the C49 phase of the Ti silicide layer 22 to a C54 phase having a weak term.
그러므로, 본 발명의 다른 실시예는 소오스/드레인 영역이 형성될 실리콘 기판(10)과 게이트전극(14)에 선택적 에피막(18)을 형성하고, 선택적 에피막(18)에 Ti 증착을 증착하고 소오스/드레인용 이온 주입을 실시하고, 제 1열처리로 Ti 실리사이드막(20)을 형성함과 동시에 실리콘 기판에 이온을 1차 확산시키고, 제 2열처리로 이온을 2차 확산시켜 소오스/드레인 영역(24)을 형성함으로써 실리사이드막 제조 공정시 소오스/드레인 영역의 높은 도핑 농도로 인해 실리사이드막의 표면 저항이 높아지는 현상을 막을 수 있다.Therefore, another embodiment of the present invention forms an optional epitaxial film 18 on the silicon substrate 10 and the gate electrode 14 on which the source / drain regions are to be formed, and deposits Ti deposition on the selective epitaxial film 18. The source / drain ion implantation is performed, the Ti silicide film 20 is formed by the first heat treatment, and the ions are first diffused into the silicon substrate, and the ions are secondly diffused by the second heat treatment to obtain the source / drain regions ( 24), the surface resistance of the silicide film can be prevented from increasing due to the high doping concentration of the source / drain regions in the silicide film manufacturing process.
상기한 바와 같이, 본 발명은 게이트전극을 형성하고 선택적 에피막을 형성한 후에, 실리사이드막과 소오스/드레인 이온 주입 공정을 병행함으로써 게이트전극 및 소오스/드레인 영역의 표면 저항을 낮출 수 있다.As described above, after the gate electrode is formed and the selective epitaxial film is formed, the surface resistance of the gate electrode and the source / drain regions can be lowered by performing the silicide film and the source / drain ion implantation process in parallel.
따라서, 미세화된 반도체 소자의 전기저항을 낮출 수 있어 반도체 소자의 동작 속도를 향상시킬 수 있는 효과가 있다.Therefore, it is possible to lower the electrical resistance of the miniaturized semiconductor device, thereby improving the operation speed of the semiconductor device.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
Claims (7)
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| KR1020010085739A KR20030055686A (en) | 2001-12-27 | 2001-12-27 | Method for menufacturing metal silicide layer of semiconducotr device |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990001016A (en) * | 1997-06-11 | 1999-01-15 | 윤종용 | Method of manufacturing transistor of semiconductor device |
| KR20010003512A (en) * | 1999-06-23 | 2001-01-15 | 윤종용 | Method for forming a MOS transistor having a self-aligned silicide |
| US6316303B1 (en) * | 2000-01-11 | 2001-11-13 | United Microelectronics Corp. | Method of fabricating a MOS transistor having SEG silicon |
| KR100333647B1 (en) * | 1995-12-23 | 2002-11-07 | 주식회사 하이닉스반도체 | Method for manufacturing field effect transistor using self-aligned silicide layer in semiconductor device |
-
2001
- 2001-12-27 KR KR1020010085739A patent/KR20030055686A/en not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100333647B1 (en) * | 1995-12-23 | 2002-11-07 | 주식회사 하이닉스반도체 | Method for manufacturing field effect transistor using self-aligned silicide layer in semiconductor device |
| KR19990001016A (en) * | 1997-06-11 | 1999-01-15 | 윤종용 | Method of manufacturing transistor of semiconductor device |
| KR20010003512A (en) * | 1999-06-23 | 2001-01-15 | 윤종용 | Method for forming a MOS transistor having a self-aligned silicide |
| US6316303B1 (en) * | 2000-01-11 | 2001-11-13 | United Microelectronics Corp. | Method of fabricating a MOS transistor having SEG silicon |
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