KR100289394B1 - Method for producing a self aligned type epitaxial co silicide in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고집적소자에 적당하도록 한 반도체 소자에서의 에피택셜 코발트살리사이드(epitaxial Co Self-Align silicide) 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for producing epitaxial cobalt salicide in a semiconductor device suitable for high integration devices.
최근 반도체 소자의 크기가 0.25 마이크론에서 0.18∼0.13 마이크론으로 미세화 되어감에 따라 미세게이트의 판저항(plate resistance)이 증가하였고, 이러한 문제를 개선하기 위해 현재 Ti-silicide 보다 미세패턴에서 낮은 저항값을 보이는 Co-silicide가 0.18 마이크론 이하의 게이트에서 널리 사용될 것이다.As the size of semiconductor devices has been miniaturized from 0.25 microns to 0.18 to 0.13 microns, the plate resistance of microgates has increased. Visible co-silicide will be widely used in gates below 0.18 micron.
따라서, 저저항을 갖는 Co-silicide를 이용한 종래 반도체 소자의 제조방법에 대해 첨부된 도면을 참조하여 설명하면 다음과 같다.Accordingly, a method of manufacturing a conventional semiconductor device using a Co-silicide having low resistance will be described with reference to the accompanying drawings.
도 1a 및 도 1b 에 도시된 바와 같이, 활성영역 및 격리영역이 정의된 실리콘 기판(1)상에 게이트전극(3)을 형성하고, 상기 게이트전극(3)을 포함한 상기 실리콘 기판(1)상에 절연막(4)을 형성한다. 상기 절연막(4)은 실리콘산화막이고, 이는 화학기상증착공정에 의해 형성된다. 상기 도1a의 미설명부호 2는 상기 격리영역에 해당되는 필드절연막이다.As shown in FIGS. 1A and 1B, a gate electrode 3 is formed on a silicon substrate 1 on which active regions and isolation regions are defined, and on the silicon substrate 1 including the gate electrode 3. An insulating film 4 is formed in the film. The insulating film 4 is a silicon oxide film, which is formed by a chemical vapor deposition process. Reference numeral 2 in FIG. 1A denotes a field insulating film corresponding to the isolation region.
이후, 도 1c 에 도시된 바와 같이, 상기 절연막(4)을 마스크없이 이방성 에칭하여 상기 게이트전극(3)의 측면에 사이드월 스페이서(5)를 형성하고, 상기 게이트전극(3)과 상기 사이드월 스페이서(5)를 마스크로 하여 노출된 상기 실리콘 기판(1)에 불순물을 이온주입하여 불순물영역(6)을 형성한다. 상기 불순물영역(6)은 상기 실리콘 기판(1)이 P형이면, As, P 등과 같은 n형 불순물이 이온주입되어 엔모스(NMOS) 트랜지스터가 제조된다. 반면에, 상기 실리콘 기판(1)이 N형이면, B, BF3 등과 같은 p형 불순물이 이온주입되어 피모스(PMOS) 트랜지스터가 제조된다.Thereafter, as shown in FIG. 1C, the insulating film 4 is anisotropically etched without a mask to form sidewall spacers 5 on the side of the gate electrode 3, and the gate electrode 3 and the sidewall. An impurity region 6 is formed by implanting impurities into the exposed silicon substrate 1 using the spacer 5 as a mask. In the impurity region 6, when the silicon substrate 1 is P-type, n-type impurities such as As and P are ion-implanted to produce an NMOS transistor. On the other hand, when the silicon substrate 1 is N-type, p-type impurities such as B and BF3 are ion-implanted to manufacture a PMOS transistor.
이후, 도 1d 및 도 1e 에 도시된 바와 같이, 상기 게이트전극(3)과 사이드월 스페이서(5)를 포함한 상기 실리콘 기판(1) 전면에 코발트층(Co layer)(7)을 화학기상증착방법에 의해 형성하고, 이를 열처리(annealing)하여 상기 게이트전극(3)과 불순물영역(6)에 코발트살리사이드층(8)을 형성한다. 상기 사이드월 스페이서(5)상에 형성된 코발트층(7)은 습식에칭방법에 의해 제거된다.Thereafter, as shown in FIGS. 1D and 1E, a cobalt layer (Co layer) 7 is deposited on the entire surface of the silicon substrate 1 including the gate electrode 3 and the sidewall spacers 5. The cobalt salicide layer 8 is formed on the gate electrode 3 and the impurity region 6 by annealing. The cobalt layer 7 formed on the sidewall spacers 5 is removed by a wet etching method.
상기한 바와 같은 반도체 소자에서의 코발트살리사이드 제조방법은 코발트 증착 후 열처리시 코발트와 실리콘이 급격히 반응하여 게이트전극과 불순물영역의 실리콘이 과다하게 소모되고, 또한 코발트살리사이드층이 부분적으로 과다하게 형성됨에 따라, 집적도를 높이기 위해 소자의 크기를 축소할 때, 섈로우정션(shallow junction)을 형성하기 어려운 문제점이 있었다.In the method of manufacturing a cobalt salicide in the semiconductor device as described above, the cobalt and silicon react rapidly during the heat treatment after the cobalt deposition, and the silicon of the gate electrode and the impurity region is excessively consumed, and the cobalt salicide layer is partially excessively formed. Accordingly, when the size of the device is reduced in order to increase the degree of integration, it is difficult to form a shallow junction.
또한, 다결정 코발트살리사이드 자체가 갖고 있는 비저항값의 한계로 인하여 저항값을 저감시키는데 한계가 있고, 코발트 살리사이드층이 두께가 균일하지 않아 접촉저항 및 판저항값의 균일성이 저하되는 문제점이 있었다.In addition, there is a limitation in reducing the resistance value due to the limit of the specific resistance value of the polycrystalline cobalt salicide itself, and the cobalt salicide layer has a problem in that the uniformity of the contact resistance and the sheet resistance value is lowered because the thickness is not uniform. .
또한, 이러한 문제점을 개선하기 위해 기판의 실리콘을 습식의 화학약품에 담그어 그의 표면에 많은 구멍을 만든 뒤, 코발트를 증착하여, 이를 열처리하는 기술이 제안되었는데, 이 방법은 에피택셜 코발트살리사이드의 형성은 가능하나, 사용된 화학약품이 과산화수소가 함유된 뜨거운용액이기 때문에 화학약품의 조성에 따라 불균일한 살리사이드층이 형성되어 제어 및 재현성에 문제점이 있었다.In addition, in order to solve this problem, a technique has been proposed in which silicon of a substrate is immersed in a wet chemical, many holes are formed on its surface, and then cobalt is deposited and heat-treated to form an epitaxial cobalt salicide. However, since the chemical used is a hot solution containing hydrogen peroxide, there is a problem in control and reproducibility due to the formation of a non-uniform salicide layer according to the chemical composition.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여, 게이트전극과 불순물영역상에 버퍼층을 보다 쉽고 우수하게 형성함으로써 코발트 증착 후 열처리시 실리콘과 코발트가 급격히 반응하는 것을 억제하여 균일한 두께를 가진 에피택셜 코발트 살리사이드층을 제조하는 데 그 목적이 있다.Accordingly, in order to solve the above problems, the present invention provides a buffer layer on the gate electrode and the impurity region more easily and excellently, thereby preventing the silicon and cobalt from reacting rapidly during the heat treatment after cobalt deposition. The purpose is to prepare a tactic cobalt salicide layer.
상기와 같은 목적을 달성하기 위하여 본 발명의 제 1 실시예에 따른 반도체 소자에서의 에피택셜 코발트살리사이드 제조방법은 실리콘 기판상에 게이트전극을 형성하는 공정과; 상기 게이트전극의 측면상에 절연성의 사이드월 스페이서를 형성하는 공정과; 상기 게이트전극과 상기 사이드월 스페이서에 인접한 상기 실리콘 기판내에 불순물영역을 형성하는 공정과; 상기 게이트전극과 상기 불순물영역에 버퍼층을 형성하는 공정과; 상기 버퍼층상에 코발트를 증착하고, 이를 열처리하는 공정을 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, an epitaxial cobalt salicide manufacturing method in a semiconductor device according to a first embodiment of the present invention comprises the steps of forming a gate electrode on a silicon substrate; Forming an insulating sidewall spacer on a side of the gate electrode; Forming an impurity region in the silicon substrate adjacent the gate electrode and the sidewall spacer; Forming a buffer layer on the gate electrode and the impurity region; And depositing cobalt on the buffer layer and heat-treating it.
상기 버퍼층은 상기 게이트전극과 상기 불순물영역상에 CHF3 와 O2의 가스를 이용한 표면처리를 실시하거나, 상기 게이트전극과 상기 불순물영역상에 탄소, 불소, 그리고 산소 중 어느 하나를 이온주입하거나, 상기 게이트전극과 상기 불순물영역을 산소 플라즈마에 노출시켜 형성하는 것을 특징으로 한다.The buffer layer may perform surface treatment using gases of CHF 3 and O 2 on the gate electrode and the impurity region, or ion-implant any one of carbon, fluorine, and oxygen on the gate electrode and the impurity region, or the gate The electrode and the impurity region are formed by exposing to oxygen plasma.
도 1a 내지 도 1e 는 종래 반도체 소자에서의 코발트살리사이드 제조방법을 설명하기 위한 순차적인 종단면도.1A to 1E are sequential longitudinal cross-sectional views for explaining a cobalt salicide manufacturing method in a conventional semiconductor device.
도 2a 내지 도 2c 는 본 발명의 제 1 실시예에 따른 반도체 소자에서의 에피택셜 코발트살리사이드 제조방법을 설명하기 위한 순차적인 종단면도.2A to 2C are sequential longitudinal cross-sectional views illustrating a method for manufacturing epitaxial cobalt salicide in a semiconductor device according to a first embodiment of the present invention.
도 3a 내지 도 3f 는 본 발명의 제 2 실시예에 따른 반도체 소자에서의 에피택셜 코발트 살리사이드 제조방법을 설명하기 위한 순차적인 종단면도.3A to 3F are sequential longitudinal cross-sectional views for explaining a method for manufacturing epitaxial cobalt salicide in a semiconductor device according to a second embodiment of the present invention.
** 도면의주요부분에대한부호설명 **** Description of Signs of Major Parts of Drawings **
10,11: 실리콘 기판 20: 필드절연막(field insulator film)10,11 silicon substrate 20field insulator film
30: 게이트전극 40: 절연막30: gate electrode 40: insulating film
50: 사이드월 스페이서 60: 불순물영역50: sidewall spacer 60: impurity region
70,71: 버퍼층(buffer layer) 80,81: 코발트층(Co layer)70,71: buffer layer 80,81: cobalt layer
90,91: 코발트살리사이드층(Co SALICIDE layer)90,91: Co SALICIDE layer
이하, 본 발명의 제 1 실시예에 따른 반도체 소자에서의 에피택셜 코발트살리사이드 제조방법에 대해 도 2a 내지 도 2c 를 참조하여 설명하면 다음과 같다.Hereinafter, an epitaxial cobalt salicide manufacturing method in a semiconductor device according to a first embodiment of the present invention will be described with reference to FIGS. 2A to 2C.
도 2a 에 도시된 바와 같이, 실리콘 기판(11)의 상면을 CHF3와 O2가스를 이용한 표면처리를 실시하여 버퍼층(71)을 형성한다. 이때, 상기 버퍼층(71)으로는 SiCx, SiFx, SiOx 층 등이 형성된다.As shown in FIG. 2A, the upper surface of the silicon substrate 11 is subjected to surface treatment using CHF 3 and O 2 gas to form a buffer layer 71. In this case, the buffer layer 71 is formed of a SiCx, SiFx, SiOx layer and the like.
또는, 실리콘 기판(11)상에 탄소(C)와 불소(F)를 이온주입하여 버퍼층(71)을 형성한다. 이때, 상기 버퍼층(71)으로는 SiCx, SiFx 층 등이 형성된다.Alternatively, the buffer layer 71 is formed by ion implantation of carbon (C) and fluorine (F) on the silicon substrate 11. In this case, a SiCx, SiFx layer, or the like is formed as the buffer layer 71.
또는, 실리콘 기판(11)의 상면을 산소 플라즈마에 노출시키어 버퍼층(71)을 형성한다. 이때, 상기 버퍼층으로는 SiOx 층이 형성된다.Alternatively, the upper surface of the silicon substrate 11 is exposed to oxygen plasma to form the buffer layer 71. In this case, an SiOx layer is formed as the buffer layer.
상기 SiCx의 x값은 1 보다 작고(x〈 1), 상기 SiFx의 x값은 0.5 보다 작으며(x〈 0.5), 상기 SiOx의 x값은 2 보다 작다(x〈 2).The x value of the SiCx is smaller than 1 (x <1), the x value of the SiFx is smaller than 0.5 (x <0.5), and the x value of the SiOx is smaller than 2 (x <2).
이러한 방법들은 x값을 콘트롤하기가 쉽기 때문에 우수한 버퍼층을 형성할 수 있다.These methods make it easy to control the x value and thus form an excellent buffer layer.
이후 도 2b 및 도 2c 에 도시된 바와 같이, 상기 버퍼층(71)상에 코발트(Co)층(81)을 형성한 후 열처리(annealing)함으로써 균일한 에피택셜 코발트살리사이드층(91)이 제조된다. 상기 열처리 전 상기 버퍼층(71)에 의하여 코발트(Co)와 실리콘(Si)의 급격한 반응이 억제된다.2B and 2C, a uniform epitaxial cobalt salicide layer 91 is prepared by annealing after forming a cobalt (Co) layer 81 on the buffer layer 71. . Rapid reaction of cobalt (Co) and silicon (Si) is suppressed by the buffer layer 71 before the heat treatment.
본 발명의 제 2 실시예에 따른 반도체 소자에서의 에피택셜 코발트살리사이드 제조방법에 대해 도 3a 내지 도 3f 를 참조하여 설명하면 다음과 같다.A method of manufacturing epitaxial cobalt salicide in a semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS. 3A to 3F.
도 3a 및 도 3b 에 도시된 바와 같이, 활성영역 및 격리영역이 정의된 실리콘 기판(10)상에 게이트전극(30)을 형성하고, 상기 게이트전극(30)을 포함한 상기 실리콘 기판(10)상에 절연막(40)을 화학기상증착방법에 의해 형성한다. 상기 절연막(40)은 실리콘산화막, 실리콘질화막 또는 그 조합에 의해 형성된다. 상기 도 3a의 미설명부호 20은 상기 격리영역에 해당되는 필드절연막이다.As shown in FIGS. 3A and 3B, a gate electrode 30 is formed on a silicon substrate 10 in which active and isolation regions are defined, and on the silicon substrate 10 including the gate electrode 30. The insulating film 40 is formed by chemical vapor deposition. The insulating film 40 is formed of a silicon oxide film, a silicon nitride film, or a combination thereof. Reference numeral 20 in FIG. 3A denotes a field insulating film corresponding to the isolation region.
이후 도 3c 에 도시된 바와 같이, 상기 절연막(40)을 마스크없이 이방성 에칭하여 상기 게이트전극(30)의 측면에 사이드월 스페이서(50)를 형성하고, 상기 게이트전극(30)과 상기 사이드월 스페이서(50)를 마스크로 하여 노출된 상기 실리콘 기판(10)에 불순물을 이온주입하여 불순물영역(60)을 형성한다. 상기 불순물영역(60)은 상기 실리콘 기판(10)이 P형이면, As, P 등과 같은 n형 불순물이 이온주입되어 엔모스 트랜지스터가 제조된다. 반면에, 상기 실리콘 기판(10)이 N형이면, B, BF3 등과 같은 p형 불순물이 이온주입되어 피모스 트랜지스터가 제조된다.3C, the sidewall spacer 50 is formed on the side surface of the gate electrode 30 by anisotropically etching the insulating film 40 without a mask, and the gate electrode 30 and the sidewall spacer are formed. An impurity region 60 is formed by implanting impurities into the exposed silicon substrate 10 using 50 as a mask. In the impurity region 60, when the silicon substrate 10 is P-type, n-type impurities such as As and P are ion-implanted to manufacture an NMOS transistor. On the other hand, when the silicon substrate 10 is N-type, p-type impurities such as B and BF3 are ion-implanted to manufacture a PMOS transistor.
도 3d 에 도시된 바와 같이, 상기 게이트전극(30)과 상기 불순물영역(60)상에 버퍼층(buffer layer)(70)을 형성한다.As shown in FIG. 3D, a buffer layer 70 is formed on the gate electrode 30 and the impurity region 60.
상기 버퍼층(70) 형성방법은 도 2a 내지 도 2c 에 기술한 바와 동일하므로 이에 대한 설명은 생략하기로 한다.Since the method of forming the buffer layer 70 is the same as described with reference to FIGS. 2A to 2C, a description thereof will be omitted.
이후 도 3e 및 도 3f 에 도시된 바와 같이, 상기 버퍼층(70)을 포함한 상기 실리콘 기판(10) 전면에 코발트(Co)층(80)을 화학기상증착방법에 의해 형성한 후 열처리하여 상기 게이트전극(30)과 상기 불순물영역(60)에 본 발명에 따른 에피택셜 코발트살리사이드층(90)이 제조된다. 이때, 상기 버퍼층(70)은 상기 게이트전극(30)과 불순물영역(60)의 실리콘이 상기 Co층(80)의 Co와 급격히 반응하는 것을 억제하는 확산방지막의 역할을 한다. 상기 사이드월 스페이서(50)상에 형성된 상기 Co층은 습식에칭에 의해 제거된다.3E and 3F, a cobalt (Co) layer 80 is formed on the entire surface of the silicon substrate 10 including the buffer layer 70 by a chemical vapor deposition method and then thermally treated to form the gate electrode. An epitaxial cobalt salicide layer 90 according to the present invention is prepared in the 30 and impurity regions 60. In this case, the buffer layer 70 serves as a diffusion barrier to inhibit the silicon of the gate electrode 30 and the impurity region 60 from reacting rapidly with Co of the Co layer 80. The Co layer formed on the sidewall spacer 50 is removed by wet etching.
상기한 바와 같은 본 발명에 따른 반도체 소자에서의 에피택셜 코발트살리사이드 제조방법은 게이트전극과 불순물영역에 코발트를 증착한 후 열처리를 하는 공정중에 코발트와 실리콘이 급격히 반응하는 것을 억제하기 위해, 상기 게이트전극과 불순물영역상에 버퍼층을 보다 쉽고 우수하게 형성한 후 코발트를 증착하고, 이를 열처리함으로써 매우 균일한 두께를 가진 에피택셜 코발트살리사이드층을 제조하는 효과가 있다.In the method of manufacturing an epitaxial cobalt salicide in a semiconductor device according to the present invention as described above, in order to suppress the rapid reaction of cobalt and silicon during the heat treatment process after depositing cobalt on the gate electrode and the impurity region, After forming a buffer layer on the electrode and the impurity region more easily and easily, cobalt is deposited and heat-treated to produce an epitaxial cobalt salicide layer having a very uniform thickness.
또한, 반도체 소자의 집적도를 높이기 위한 스케일링 다운(scaling down)시 필요한 샐로우 졍션을 형성시키는 효과가있다.In addition, there is an effect of forming a shallow cushion required for scaling down to increase the degree of integration of the semiconductor device.
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| KR1019980011854A KR100289394B1 (en) | 1998-04-03 | 1998-04-03 | Method for producing a self aligned type epitaxial co silicide in semiconductor device |
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| KR1019980011854A KR100289394B1 (en) | 1998-04-03 | 1998-04-03 | Method for producing a self aligned type epitaxial co silicide in semiconductor device |
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| Publication Number | Publication Date |
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Citations (2)
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| KR960002065A (en) * | 1994-06-27 | 1996-01-26 | 가네꼬 히사시 | Portable Information Processing System Leveraging Wireless Selective Call Receivers |
| JPH08116054A (en) * | 1994-10-14 | 1996-05-07 | Nec Corp | Semiconductor device comprising cobalt silicide film and its manufacture |
-
1998
- 1998-04-03 KR KR1019980011854A patent/KR100289394B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960002065A (en) * | 1994-06-27 | 1996-01-26 | 가네꼬 히사시 | Portable Information Processing System Leveraging Wireless Selective Call Receivers |
| JPH08116054A (en) * | 1994-10-14 | 1996-05-07 | Nec Corp | Semiconductor device comprising cobalt silicide film and its manufacture |
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| Publication number | Publication date |
|---|---|
| KR19990079319A (en) | 1999-11-05 |
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