KR20030052923A - 고속 패킷 이동통신시스템에서 심벌 매핑을 위한 인터리빙장치 및 방법 - Google Patents

고속 패킷 이동통신시스템에서 심벌 매핑을 위한 인터리빙장치 및 방법 Download PDF

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Abstract

본 발명은 부호분할다중접속 이동통신시스템에 있어서 전송되는 데이터 비트의 신뢰도를 향상시키는 데이터 송/수신장치및 그 구현 방법에 관한 것으로, 전송하고자 하는 데이터 비트들의 중요도에 따라 신뢰도를 차별적으로 할당하는 심벌 매핑 방법을 구현하기 위한 인터리버장치 및 방법에 관한 것이다.

Description

고속 패킷 이동통신시스템에서 심벌 매핑을 위한 인터리빙 장치 및 방법{APPARATUS AND METHOD FOR INTERLEAVING FOR SMP IN HSDPA}
본 발명은 부호분할다중접속 이동통신시스템에서 데이터 송/수신장치 및 방법에 관한 것으로, 특히 전송되는 데이터 비트의 신뢰도를 향상시키는 데이터 송/수신장치 및 방법에 관한 것이다.
통상적으로 통신시스템에서 송신된 신호를 수신할 때 아무런 왜곡이나 잡음이 섞이지 않고 신호를 받는다는 것은 현실적으로 불가능하다. 특히 무선망을 통해 신호를 송신 및 수신하는 이동통신시스템의 경우에는 유선망을 사용하는 통신시스템의 경우보다 왜곡이나 잡음의 영향이 더욱 심하다.
따라서, 왜곡이나 잡음의 영향을 최소화하기 위한 많은 노력들이 있어왔다. 그 중 대표적인 것 중의 하나로 에러 컨트롤 코딩 기법이 제안되었다. 상기 에러 컨트롤 코딩 기법으로 사용되는 코드는 크게 메모리래스(memoryless) 코드와 메모리(memory) 코드 등으로 구분된다. 상기 메모리래스 코드로는 선형 블록 코드 등이있으며, 상기 메모리 코드로는 컨벌루션날(Convolutional) 코드와 터보(Turbo) 코드 등이 있다. 이러한, 코드를 만드는 장치를 채널 부호기라 하고, 그 출력은 사용하는 에러 컨트롤 코딩 기법에 따라 정보(systematic) 비트와 잉여(parity) 비트로 구별될 수 있다. 상기 정보(systematic) 비트와 잉여(parity) 비트로 구별하여 출력하는 에러 컨트롤 코딩 기법에 사용되는 코드로 대표적인 것이 터보 코드이다. 물론, 상기 터보 코드 외에도 컨벌루션날 코드 중 시스티메틱 컨벌루션날 코드가 바로 출력을 상기 정보(systematic) 비트와 잉여(parity) 비트로 구별한다. 여기서, 상기 정보(systematic) 비트는 보내고자 하는 신호 그 자체를 의미하며, 상기 잉여(parity) 비트는 전송 중 발생한 에러를 복호 시에 보정하기 위해 추가되는 신호이다. 그러나 이렇게 에러 컨트롤 코딩된 신호라도 정보(systematic) 비트 혹은 잉여(parity) 비트에 군집 에러(Burst Error)가 발생할 경우 이를 극복하기가 쉽지 않다. 이러한 현상은 페이딩(fading) 채널을 통과하면서 자주 발생하며, 이 현상을 방지하는 기법의 하나로 인터리빙(interleaving) 이라는 기술이 있다. 상기 인터리빙 기술은 손상되는 부분을 한곳에 집중되지 않고 여러 곳으로 분산시킴으로써 에러 컨트롤 코딩으로 극복하기 위해 사용된다.
상기와 같이 인터리빙(interleaving)된 신호는 디지털 변조기(Digital Modulation)에서 심벌 단위로 매핑(mapping)된다. 이때, 변조기의 차수(order)가 증가하면 상기 한 심벌이 포함하는 비트(bit) 수는 증가하게 된다. 특히, 16QAM 이상의 높은 차수(high order) 변조방식의 경우, 한 심벌이 4비트(bits) 이상의 정보를 포함하게 되며, 각각의 비트들(bits)은 신뢰도(reliability)에 따라 분류될 수있다. 여기서, 신뢰도란 송신기에서 한 심벌을 변조(modulation)하는 과정에서 그 심벌이 X-Y축 상의 위치에 따라 좌/우측 혹은 위/아래와 같이 큰(macro) 영역으로 2비트(bits)를 표현할 때 이를 높은 신뢰도(high reliability) 비트라 하고, 점차 작은(micro) 영역으로 좁혀 가면서 신뢰도는 감소하게 된다. 통상적인 고속 하향 패킷 억세스(High Speed Downlink Packet Access, 이하 HSDPA 라 칭함) 무선 통신시스템을 구성하는 송신기의 개략적 구조는 도 1에서 보이고 있는 바와 같이 채널 부호기, 인터리버(interleaver), 및 변조기로 구성된다.
상기 도 1을 참조하면, 오류 검출용 데이터인 CRC비트들이 추가된 정보 데이터(110)는 채널 부호기(120)로 입력되고, 상기 채널 부호기(120)에 의해 상기 정보 비트들은 소정 부호화를 통해 부호화 비트들로 출력된다. 상기 채널 부호기(120)는 상기 정보 비트들을 부호화하기 위해 적어도 하나의 부호율을 가진다. 상기 부호율은 1/2, 3/4 등이 될 수 있다. 또한, 상기 채널 부호기(120)가 1/3 또는 1/5 모부호기(mother code)를 가지고 코드 심볼 천공 또는 심볼 반복을 통하여 복수의 부호율들을 지원하는 경우에는 지원하는 복수의 부호율들 중 사용할 부호율을 결정하는 동작이 필요할 것이다. 상기 도 1에서 도시하고 있는 바와 같이 상기 채널 부호기(120)가 부호율을 결정함에 있어 제어부(160)의 제어를 받아 결정하는 구성을 보이고 있다. 한편, 상기 부호화 비트들은 레이트 매칭부(Rate Matching)(130)로 입력되고, 상기 레이트 매칭부(130)에 의해 상기 부호화 비트들은 레이트 매칭이 이루어진다. 상기 레이트 매칭은 통상적으로 트랜스 포트 채널 멀티플렉싱이 있거나 상기 부호기의 출력 심벌이 무선상에서 전송되는 심벌의 수가 불일치 하는 경우에 상기 부호화 비트들에 대한 반복(Repetition), 천공(Puncturing) 등의 동작에 의해 수행된다. 상기 레이트 매칭부(130)의 천공 또는 반복 기능은 터보 부호기(120)의 부호율을 조절하기 위해 실행하는 천공 또는 반복 기능과 동일하여 그 기능을 통합할 수 있다. 즉, 터보 부호기와 레이트 매칭부는 하나의 블록으로 표현될 수 있으나 상기 도 1에서는 그 기능을 분리하여 표현하고 있다. 상기 레이트 매칭부(130)에 의해 레이트 매칭된 부호화 비트들은 인터리버(Interleaver)(140)로 입력되고, 상기 인터리버(140)에 의해 상기 레이트 매칭된 부호화 비트들은 인터리빙되어 출력된다. 상기 인터리빙 동작은 전송 중 데이터 손실이 발생하더라도 데이터 손실을 최소화하기 위함이다. 상기 인터리빙된 부호화 비트들은 변조부(Modulator)(150)로 입력되고, 상기 변조부(150)에 의해 상기 인터리빙된 부호화 비트들은 QPSK, 8PSK, 16QAM, 64QAM 등 변조 방식에 따라 심볼 매핑 되어 송신된다. 한편, 제어부(160)는 현재 무선 채널의 상태에 의해 상기 터보 부호기(120) 부호화 동작과 상기 변조부(150)의 변조 방식 등을 제어하게 된다. 상기 HSDPA 무선 통신시스템의 경우 무선 환경에 따라 변조방식으로 QPSK, 8PSK, 16QAM, 64QAM을 선택적으로 사용하기 위해 AMCS(Adaptive Modulation and Coding Scheme)를 상기 제어부(160)로 사용한다.
상술한 도면에서는 보여지고 있지 않지만 부호분할다중접속 방식을 사용하는 이동통신시스템은 전송하기 위한 데이터를 월시부호(W), 직교부호(PN) 등을 사용하여 데이터를 확산함으로써 해당 이동단말기가 상기 데이터를 전송하는 채널과 상기 데이터를 전송하는 기지국을 구분할 수 있도록 한다.
전술한 송신기의 구조에 있어서 상기 터보 부호기(120)로부터 출력된 정보(systematic) 비트들과 잉여(parity) 비트들의 중요도(priority)는 당연히 다르다. 다시 말하면, 전송하는 데이터가 소정 비율로 에러가 발생할 경우 정보(systematic) 비트에 에러가 발생하는 것보다는 잉여(parity) 비트에 에러가 발생되는 것이 상대적으로 수신기에서는 더 정확하게 복호(decoding)될 수 있다는 것이다. 그 이유는 앞에서도 밝히고 있는 바와 같이 실질적인 데이터 비트는 정보(systematic) 비트들이며, 잉여(parity) 비트들은 전송 중 발생한 에러를 복호 시에 보정하기 위해 추가되는 비트들이기 때문이다. 상기의 이유로 인해 제안된 것이 심벌 매핑(SMP) 기술이며, 상기 SMP 기술은 본원 출원인에 의해 2001년 4월 4일자로 선출원(출원번호 P2001-17925)되었다.
상기 SMP 기술은 잉여 비트보다 상대적으로 중요한 정보 비트들이 에러가 발생할 확률을 줄임으로서 시스템의 성능을 높이기 위한 기술이다. 즉, 상기 SMP 기술은 변조기(150)에서 소정 변조 방식에 의한 심벌 매핑 시에 중요도가 높은 정보 비트들은 심벌을 구성하는 비트들 중 신뢰도가 높은 비트들에 매핑되도록 하고, 상대적으로 중요도가 낮은 잉여 비트들은 신뢰도가 낮은 비트들에 매핑되도록 한다. 따라서, 종래 이동통신시스템의 송신기에서 중요도에 관계없이 부호화 비트들을 인터리빙 하는 인터리버(140)의 개선이 반드시 요구된다. 즉, 상기 SMP 기술을 적용하기 위해서는 정보 비트들과 잉여 비트들을 구분하여 인터리빙을 수행할 수 있도록 인터리버(140)가 개선되어야 한다.
본 발명에서는 상기 SMP기술을 위해 필수적인 인터리버 구현을 복잡도와 기존 알고리즘과의 호환성 등을 중심으로 최적의 방법을 제시하고자 한다.
상기 설명한 중요도에 따라 신뢰도를 차별 할당하는 심벌 매핑 방식(SMP)을 구현하기 위한 본 발명의 목적은 무선 통신시스템의 성능 향상을 도모하는 데이터 송신/수신장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 무선 통신시스템에서 심벌 매핑 방식(SMP)을 구현함에 있어서 보다 효과적인 방법을 제공함에 있다.
본 발명의 또 다른 목적은 무선 통신시스템의 송신기에서 인터리버의 알고리즘을 제공함에 있다.
본 발명의 또 다른 목적은 기존의 방식과 비교함에 있어서 SMP의 구현을 위해 추가적인 하드웨어 장치를 최소화 함에 있다.
본 발명의 또 다른 목적은 심벌 매핑 방식(SMP)을 구현함에 있어서 복잡도의 증가를 최소화 함에 있다.
상기 설명한 본 발명의 목적은 기존의 인터리빙 방법(통상 rel99 알고리즘)과 비교하여 복잡도의 증가가 없거나 최소화하고 알고리즘을 크게 변화시키지 않는 범위 내에서 상기 목적을 실현하고자 새로운 방법을 제시하고 그 방법이 사용될 수 있는 조건을 제공한다.
상기한 바와 같은 목적을 달성하기 위한 제1견지에 있어, 본 발명은 인터리빙을 위한 버퍼를 구비하는 이동통신시스템의 송신장치에서 소정 부호화 율에 의해부호화된 부호화 비트들을 인터리빙하는 방법에서, 상기 버퍼의 사용 영역을 상기 부호화 비트들을 구성하는 제1중요도를 가지는 비트들과, 상기 제1중요도보다 낮은 제2중요도를 가지는 비트들의 비율에 의해 제1기록 영역과 제2기록 영역으로 구분하는 과정과, 상기 제1기록 영역에 상기 제1중요도를 가지는 비트들을 순차적으로 기록하고, 상기 제2기록 영역에 상기 제2중요도를 가지는 비트들을 순차적으로 기록하는 과정과, 상기 사용 영역을 동일한 크기를 가지는 가상적인 제1독출 영역과 제2독출 영역으로 분할하고, 상기 제1독출 영역과 상기 제2독출 영역으로부터 부호화 비트들을 동일한 비율로 독출하는 과정을 포함함을 특징으로 한다.
상기한 바와 같은 목적을 달성하기 위한 제2견지에 있어, 본 발명은 인터리빙을 위한 버퍼를 구비하는 이동통신시스템의 송신장치에서 소정 부호화 율에 의해 부호화된 부호화 비트들을 인터리빙하는 방법에서, 상기 버퍼의 사용 영역을 상기 부호화 비트들을 구성하는 제1중요도를 가지는 비트들과, 상기 제1중요도보다 낮은 제2중요도를 가지는 비트들의 비율에 의해 제1기록 영역과 제2기록 영역으로 구분하는 과정과, 상기 제1기록 영역에 상기 제1중요도를 가지는 비트들을 순차적으로 기록하고, 상기 제2기록 영역에 상기 제2중요도를 가지는 비트들을 순차적으로 기록하는 과정과, 상기 사용 영역을 동일한 크기를 가지는 제1 및 제2가상 영역으로 분할하고, 상기 제1가상 영역의 열들 중 하측 반에 해당하는 열들에 기록된 상기 제1중요도를 가지는 비트들을 상기 제2가상 영역의 열들 중 상측 반에 해당하는 열들에 기록된 상기 제2중요도를 가지는 비트들과 교환하는 과정과, 상기 사용 영역에 기록된 상기 부호화 비트들을 순차적으로 독출하는 과정을 포함함을 특징으로한다.
상기한 바와 같은 목적을 달성하기 위한 제3견지에 있어, 본 발명은 전송하고자 하는 데이터를 소정 부호화 율에 의해 제1중요도를 가지는 비트들과, 상기 제1중요도보다 낮은 제2중요도를 가지는 비트들로 구성된 부호화 비트들을 출력하는 부호화기를 구비하는 이동통신시스템의 송신장치에서 상기 부호화 비트들을 인터리빙하는 장치에서, 내부에 구비된 버퍼의 사용 영역을 상기 제1중요도를 가지는 비트들과, 상기 제2중요도를 가지는 비트들의 비율에 의해 제1기록 영역과 제2기록 영역으로 구분하고, 상기 제1기록 영역에 상기 제1중요도를 가지는 비트들을 순차적으로 기록하고, 상기 제2기록 영역에 상기 제2중요도를 가지는 비트들을 순차적으로 기록하여 인터리빙을 수행하는 인터리버와, 상기 사용 영역을 동일한 크기를 가지는 제1독출 영역과 제2독출 영역으로 가상하여 분할할 때 상기 제1독출 영역과 상기 제2독출 영역으로부터 각각 독출되는 부호화 비트들을 동일한 비율로 다중화 하는 멀티플렉서를 포함함을 특징으로 한다.
상기한 바와 같은 목적을 달성하기 위한 제4견지에 있어, 본 발명은 전송하고자 하는 데이터를 소정 부호화 율에 의해 제1중요도를 가지는 비트들과, 상기 제1중요도보다 낮은 제2중요도를 가지는 비트들로 구성된 부호화 비트들을 출력하는 부호화기를 구비하는 이동통신시스템의 송신장치에서 상기 부호화 비트들을 인터리빙하는 장치에서, 상기 제1중요도를 가지는 비트들과, 상기 제2중요도를 가지는 비트들을 내부에 구비된 버퍼의 사용 영역을 상기 부호화 율에 의해 구분한 제1기록 영역과 제2기록 영역에 순차적으로 기록하여 인터리빙을 수행한 후 상기 사용영역을 동일한 크기로 가상하여 제1 및 제2가상 영역으로 분할하고, 상기 제1가상 영역의 열들 중 하측 반에 해당하는 열들에 기록된 상기 제1중요도를 가지는 비트들을 상기 제2가상 영역의 열들 중 상측 반에 해당하는 열들에 기록된 상기 제2중요도를 가지는 비트들과 교환하는 인터리버와, 상기 인터리버로부터 순차적으로 독출되는 부호화 비트들을 입력하고, 상기 부호화 비트들 중 앞서 입력되는 상기 제1중요도를 가지는 비트들을 심벌의 제1신뢰도를 가지는 위치에 매핑하고, 상기 제1중요도를 가지는 비트들에 연속하여 입력되는 상기 제2중요도를 가지는 비트들을 상기 제1신뢰도보다 낮은 제2신뢰도를 가지는 위치에 매핑하는 변조부를 포함함을 특징으로 한다.
도 1은 일반적인 고속 패킷 전송시스템의 물리계층 구조를 도시하고 있는 도면.
도 2는 중요도에 따라 신뢰도를 차별 할당하는 심벌 매핑 방법 (SMP)이 적용된 고속 패킷 전송시스템의 물리계층 구조를 도시하고 있는 도면.
도 3은 부호율 1/2 인 경우, 물리적으로 충분한 크기로 나뉜 두 인터리빙 버퍼에 동일한 양으로 입력된 S와 패러티 비트가 16QAM과 64QAM의 심벌에 매핑 되는 과정을 도시한 예
도 4는 부호율 3/4 인 경우, 물리적으로 충분한 크기로 나뉜 두 인터리빙 버퍼에 다른 양으로 입력된 S와 패러티 비트가 16QAM과 64QAM의 심벌에 매핑 되는 과정을 도시한 예
도 5는 부호율 3/4 인 경우, 물리적으로 최소의 크기로 나뉜 두 인터리빙 버퍼에 다른 양으로 입력된 S와 패러티 비트가 16QAM과 64QAM의 심벌에 매핑 되는 과정을 도시한 예
도 6은 인터리버를 물리적으로 구분하여 심벌 매핑 기술을 적용하기 위한 제어 흐름을 보이고 있는 도면.
도 7은 본 발명의 제1실시 예에 따른 송신장치의 구성을 보이고 있는 도면.
도 8a와 도 8b는 본 발명의 실시 예에서 1/2의 부호화 율을 사용하는 경우 기록 과정을 보이고 있는 도면.
도 9a와 도 9b는 본 발명의 실시 예에서 3/4의 부호화 율을 사용하는 경우 기록 과정을 보이고 있는 도면.
도 10a 내지 도 10d는 3/4의 부호화 율을 사용하면서 더미비트의 삽입이 적용되는 예들을 보이고 있는 도면.
도 11a와 도 11b는 본 발명의 실시 예에서 부호화 비트들을 독출하는 과정을 보이고 있는 도면.
도 12는 본 발명의 실시 예에 따른 인터리버를 논리적으로 구분하여 심벌 매핑 기술을 적용하기 위한 제어 흐름을 보이고 있는 도면.
도 13은 본 발명의 제2실시 예에 따른 송신장치의 구성을 보이고 있는 도면.
도 14a와 도 14b는 본 발명의 제2실시 예에서 기록 과정의 예들을 보이고 있는 도면.
도 15a와 도 15b는 본 발명의 제2실시 예에서 독출 과정의 예들을 보이고 있는 도면.
도 16은 본 발명의 제2실시 예에 따른 인터리버를 논리적으로 구분하여 심벌 매핑 기술을 적용하기 위한 제어 흐름을 보이고 있는 도면.
도 17은 본 발명의 제1실시 예에 따른 송신장치에 대응하는 수신장치의 구조를 보이고 있는 도면.
도 18은 본 발명의 제2실시 예에 따른 송신장치의 대응하는 수신장치의 구조를 보이고 있는 도면.
도 19는 본 발명의 실시 예에 따른 수신장치에서 수행되는 제어 흐름을 보이고 있는 도면.
이하 본 발명의 실시 예에 따라 첨부된 도면을 참조하여 설명하면 다음과 같다.
후술될 본 발명에서는 SMP 기술을 적용하기 위해 요구되는 인터리버의 구현 예들에 대해 기술할 것이다. 통상적으로 이동통신시스템에서 부호화 율과 변조 방식에 따라 각 심벌에 매핑되는 정보비트의 양과 잉여비트의 양은 상이하게 다르다. 따라서, 상기 정보비트들과 잉여비트들의 양을 조절하기 위해선 변조기의 입력이 상기 조건에 따라 적절한 패턴으로 형성되어져야 한다. 즉, 상기 SMP 기술을 적용하기 위한 인터리버는 정보 비트들과 잉여 비트들을 구분하여 인터리빙을 수행할 수 있도록 인터리버가 개선되어야 한다. 이를 구현하기 위해서는 변조기의 전단에위치한 인터리버에서 실현하는 방법으로 주어진 조건에 따라 여러 방법이 있을 수 있다.
상기 인터리버를 개선하는 방법은 크게 상기 인터리버를 물리적으로 구분하는 방법과 논리적으로 구분하는 방법이 있을 수 있다. 상기 물리적으로 구분하는 방법은 중요도가 높은 부호화 비트들을 인터리빙하기 위한 인터리버와 상기 중요도가 높은 부호화 비트들에 비해 상대적으로 중요도가 낮은 부호화 비트들을 인터리빙하기 위한 인터리버를 별도로 구비하는 방법이다. 상기 논리적으로 구분하는 방법은 하나의 인터리버 내에 구비하는 버퍼의 저장 영역을 중요도가 높은 부호화 비트들을 저장하기 위한 영역과 상기 중요도가 높은 부호화 비트들에 비해 상대적으로 중요도가 낮은 부호화 비트들을 저장하기 위한 영역으로 구분하여 사용하는 방법이다.
1. 물리적으로 구분하는 방법
도 2는 물리적으로 구분된 서로 다른 두 개의 인터리버들을 이용하여 SMP 기술을 적용한 고속 패킷 전송시스템의 구조를 보이고 있는 도면이다. 상기 도 2에서 보이고 있는 구조는 물리적으로 구분된 서로 다른 두 개의 인터리버들을 구비하고, 상기 정보 비트들과 상기 잉여 비트들 각각이 상기 서로 다른 인터리버들에 의해 인터리빙이 이루어지도록 하였다. 이를 위해서는 분배기(240)와 두 개의 인터리버(250,260) 및 병/직렬 변환기(P/S 변환기)(270)가 요구된다.
상기 도 2를 참조하면, 분배기(240)는 입력되는 부호화 비트들을 두 개의 인터리버(250,260)로 적절히 분배한다. 예컨대, 상기 분배기(240)는 상기 부호화 비트들 중 중요도가 높은 비트들은 제1인터리버(250)로 분배하고, 상기 중요도가 높은 비트들에 비해 상대적으로 중요도가 낮은 비트들은 제2인터리버(260)로 분배한다. 또한, 상기 분배기(240)는 부호화를 위한 부호화 율이 비대칭인 경우에는 상기 부호화 비트들의 중요도와 상기 부호화 율에 의해 상기 부호화 비트들을 상기 제1인터리버(250)와 상기 제2인터리버(260)로 균등하게 분배할 수 있다. 한편, 상기 제1인터리버(250)와 상기 제2인터리버(260)는 상기 분배기(240)로부터 분배되는 부호화 비트들을 각각 인터리빙하고, 상기 인터리빙된 부호화 비트들을 P/S 변환기(270)로 출력한다. 상기 P/S 변환기(270)는 부호화 율과 변조방식에 따라 병렬로 입력되는 상기 인터리빙된 부호화 비트들을 적절한 비트 스트림(stream)의 형태를 가지는 직렬 데이터로 출력한다. 이를 위해 상기 P/S 변환기(270)는 상기 부호화 율과 상기 변조방식에 따른 제어기의 제어에 의해 변동 주기로 상기 두 입력을 선택하여 직렬화할 수 있어야 한다.
한편, 상기 물리적으로 구분된 서로 다른 두 개의 인터리버들을 이용하여 SMP 기술을 적용한 예들은 도 3 내지 도 5에서 보이고 있다.
도 3을 참고하여 설명하면, 부호율이 1/2이고 두 버퍼(250,260)에 정보비트와 잉여비트가 알맞게 배정된 경우, 변조부(280)에 의해 상기 정보비트는 각 심벌의 H 위치에, 잉여비트는 L 위치에 알맞게 매핑 될 수 있다. 또한 분배부(240)는 특별한 역할을 수행하지 않고 제거될 수 있으며, P/S 변환부(270)도 단순한 MUX의 역할을 수행한다.
도 4를 참조하여 설명하면, 부호율이 3/4이고 각각의 버퍼(250,260)가 정보비트와 잉여비트를 충분히 수용할 경우, 상기 도 3의 경우와 마찬가지로 변조기(280)로부터의 출력 패턴은 최적의 형태가 될 수 있다. 상기 도 4에서도 분배부(240)는 제거될 수 있다. 상기 도 4에서 보는 바와 같이 64QAM의 경우 2개의 패턴이 필요하기 때문에 P/S 변환부(270)는 변조율에 따라 그 동작을 제어해야 한다. 예를 들면, 처음 심벌을 위해선 5 비트의 정보비트 당 1비트의 잉여비트를 출력하고, 다음 심벌을 위해선 4 비트의 정보비트 당 2 비트의 잉여비트를 출력한다. 이처럼 변조방식과 부호화 율에 알맞은 동작을 위해 상기 P/S 변환부(270)의 역할은 중요하다 할 수 있다.
도 5를 참조하여 설명하면, 제1버퍼(250)의 크기가 정보비트들의 총량에 모자란 경우, 다른 한 개의 제2버퍼(260)는 초과된 양의 정보비트를 받아 드려야 한다. 출력 패턴에서 보는 바와 같이 16QAM의 경우, SMP 개념에 위배되는 패턴이 없으나 64QAM의 경우, 일부 패턴은 정보비트가 잉여비트보다 높은 신뢰도 위치에 매핑 될 수 있다. 그 이유는 상기 제2버퍼(260)의 비트들이 랜덤하게 인터리빙된 후 P/S 변환부(270)가 상기 제2버퍼(260) 내의 정보비트들과 잉여비트들을 구별할 수 없기 때문이다.
전술한 도 3 내지 도 5를 통해 알 수 있는 결과는 버퍼의 크기를 최소화(버퍼크기 = 시스티메틱 비트의 수 + 패러티 비트의 수)하기 위해선 64QAM의 심벌 패턴이 최적으로 매핑되지 않음을 알 수 있다. 다시 말해서 물리적으로 인터리빙 버퍼를 분리할 경우, 고차변조 방식으로 64QAM의 변조방식이 적용되면 모든 부호화 율을 위해 두 버퍼의 크기를 충분히 크게 하여야 최적의 매핑 패턴을 만들 수 있다. 하지만 16QAM이하의 변조방식을 위해서는 버퍼의 크기를 최소화하여도 최적의 매핑 패턴을 만들 수 있다. 이하 본 발명의 목적은 16QAM 이하의 변조방식이 사용될 경우, 버퍼의 크기를 상기 도 5와 같이 최소화하면서 하드웨어 구성을 최소로 하는 방법을 제시한다. 또한 추가적으로 기존의 인터리빙 알고리즘인 Rel99 인터리빙 방식을 최소로 수정하는 방법을 제시한다.
전술한 물리적으로 분리된 인터리버를 사용하는 경우에 있어 구현 예에 따른 동작 과정은 도 6에서 보이고 있다. 상기 도 6을 참조하여 물리적으로 인터리버를 분리하여 사용함에 따른 동작을 설명하면 다음과 같다.
인터리빙은 열간 교환(inter-column permutation)을 하는 블록 인터리버이다. 인터리버에 입력되는 것은 up,1,up,2,up,3,...,up,U이다. 여기서, 상기 p는 물리채널(physical channel)의 수이고, 상기 U는 물리채널의 한 프레임 당 비트 수이다.
(1) 먼저, 열(column)의 총 수 C2를 30으로 할당한다. 열의 번호는 좌에서 우측으로 0, 1, 2,..., C2-1 이다.
(2) 다음을 만족하는 행렬의 행(row)을 나타내는 최소 정수 R2를 결정한다 : U≤R2×C2. 행렬의 행은 위에서 아래로 0, 1, 2, .. , R2-1로 번호가 부여된다.
(3) 상기 입력 up,1,up,2,up,3,...,up,U를 0행 0열의 yp,1부터 시작하여 R2 ×C2 직각 행렬에 하기 <수학식 1>과 같이 행에서 행(row by row)으로 쓴다.
여기서, k = 1, 2, .., U를 위해 yp,k= up,k이다. 만약, R2 ×C2 > U 이면 k = U + 1, U + 2, .., R2 ×C2를 위해 yp,k= 0 이거나 1 의 보조 비트 (dummy bit)를 삽입한다. 상기 보조 비트는 열간 교환(column permutation) 후 제거된다.
(4) 규칙에 따라 열간 교환(column permutation)을 실시한 후 비트들은 y'p,k로 하기 <수학식 2>와 같이 표현된다.
(5) 블록 인터리버의 출력은 열간 교환된 R2 ×C2 행렬을 열에서 열(column by column)로 읽는다. 출력은 vp,1,vp,2,vp,3,...,vp,U로 표현된다.
하지만, 전술한 통상적인 SMP 기술에 있어 두 개의 인터리버들은 물리적으로 분리되어 있어 부호화 율에 따라 변동되는 정보 비트들과 이이여 비트들을 상기 두개의 인터리버들로 적절한 량으로서 분배하기 위한 분배기가 반드시 요구된다. 만약 분배기가 없을 경우 상기 인터리버들 각각은 입력되는 총 부호화 비트들을 저장할 수 있는 버퍼를 가져야 한다. 그 이유는 복합 재전송 기술이 필수적인 고속 패킷 전송시스템에선 경우에 따라 재 전송 시에 정보 비트들 혹은 잉여 비트들만으로 전송될 수 있기 때문이다.
한편, 두 개의 인터리버들이 물리적으로 분리되어 있는 경우 상기 분리된 두 개의 인터리버들 각각으로부터의 출력들을 하나의 비트 스트림으로 출력하기 위해서는 외부의 제어에 의해 구동하는 직/병렬 변환기가 필수적으로 요구된다는 것이다.
2. 논리적으로 구분하는 방법의 제1실시 예
이하 본 발명에서 제안하고자 하는 하나의 인터리버 내에 구비된 버퍼를 논리적으로 구분하여 SMP 기술을 구현하고자 하는 제1실시 예를 설명한다.
2.1 제1실시 예에 따른 송신장치의 구성
도 7은 본 발명에서 제안하고자 하는 하나의 인터리버 내에 구비된 버퍼를 논리적으로 구분하여 SMP 기술을 구현하고자 하는 제1실시 예에 따른 송신장치의 구성을 보이고 있는 도면이다.
상기 도 7을 참조하면, 인터리버(710)는 내부에 소정 영역을 가지는 버퍼를 구비한다. 상기 버퍼의 소정 영역은 부호화부(도면상에 도시하지 않음)로부터 입력될 부호화 비트들의 전체 수에 의해 결정되는 일부 영역만이 사용된다. 이하 상기 부호화 비트들의 전체 수에 의해 결정되는 상기 일부 영역을 "사용 영역"이라 칭한다. 상기 인터리버(710)는 상기 결정된 사용 영역을 상기 부호화 비트들을 구성하는 제1중요도를 가지는 비트들(이하 "정보 비트들"이라 칭함)과, 상기 제1중요도보다 낮은 제2중요도를 가지는 비트들(이하 "잉여 비트들"이라 칭함)의 비율에 의해 두 개의 기록 영역들(제1기록 영역, 제2기록 영역)로 구분한다. 여기서, 상기 정보 비트들과, 상기 잉여 비트들의 비율은 상기 부호화부에서 사용되는 부호화 율에 의해 결정된다. 예컨대, 상기 부호화 율이 1/2인 경우 상기 사용 영역은 동일한 크기로 이등분되어 상기 제1기록 영역과 상기 제2기록 영역으로 구분된다. 상기 제1기록 영역과 상기 제2기록 영역이 동일한 예는 도 8a에서 보이고 있다. 하지만, 상기 부호화 율이 3/4인 경우에는 상기 사용 영역은 동일한 크기로 사등분하고, 이중 세 개의 영역은 상기 제1기록 영역으로 나머지 한 개의 영역은 상기 제2기록 영역으로 구분된다. 상기 제1기록 영역과 상기 제2기록 영역이 비대칭으로 구분된 예는 도 8b에서 보이고 있다. 상기 도 7에서 보이고 있는 상기 인터리버(710)의 구조는 상기 부호화 율이 1/2인 경우를 가정하고 있다.
상기 인터리버(710)는 상기 부호화부로부터 부호화 비트들이 입력되면, 상기 부호화 비트들 중 상기 정보비트들은 상기 제1기록 영역에 순차적으로 기록하고, 상기 잉여비트들은 상기 제2기록 영역에 순차적으로 기록한다. 이때, 상기 인터리버(710)는 상기 제1기록 영역 중 상기 정보비트들이 기록되고 남은 영역과 상기 제2기록 영역 중 상기 잉여비트들이 기록되고 남은 영역에는 더미비트(dummy bits)들을 삽입한다. 상기 정보비트들을 상기 제1기록 영역에 순차적으로 기록하는 예들과 상기 잉여비트들을 상기 제2기록 영역에 순차적으로 기록하는 예들은 도 9a, 도9b 내지 도 11a, 도 11b에서 보이고 있다. 상기 도 9a, 도 9b 내지 상기 도 11a, 도 11b를 참조한 예들에 대한 상세한 설명은 후술될 것이다.
상기 인터리버(710)는 전술한 동작에 의해 상기 정보비트들과 상기 잉여비트들의 기록이 완료되면 상기 사용 영역 내에 저장된 부호화 비트들 또는 더미비트들을 포함하는 부호화 비트들에 대해 열 교환(column permutation)을 통한 인터리빙을 수행한다. 상기 열 교환은 상기 사용 영역 내의 부호화 비트들을 열(column) 단위로 섞음에 따라 기록된 정보비트들과 잉여비트들간에 섞이는 경우는 발생하지 않는다.
한편, 상기 인터리버(710)는 상기 기록된 부호화 비트들의 독출을 위해 상기 사용 영역을 동일한 크기로 양분하여 가상적인 제1독출 영역과 제2독출 영역으로 분할한다. 따라서, 상기 부호화 율이 1/2인 경우 상기 제1독출영역과 상기 제1기록영역은 동일하며, 상기 제2독출영역과 상기 제2기록영역은 동일할 것이다. 따라서, 상기 제1독출영역에는 상기 정보비트들만이 기록되어 있으며, 상기 제2독출영역에는 상기 잉여비트들만이 기록되어 있다. 하지만, 상기 부호화 율이 3/4인 경우 상기 제1기록영역은 상기 제1독출영역과 상기 제2독출영역의 일부는 상기 제1기록영역에 포함되며, 상기 제2독출영역의 나머지 일부는 상기 제2기록영역이 될 것이다. 따라서, 상기 제1독출영역에는 상기 정보비트들만이 기록되어 있으며, 상기 제2독출영역에는 상기 정보비트들과 상기 잉여비트들이 행(row) 단위로 섞여서 기록되어 있다.
상기 인터리버(710)는 상기 인터리빙이 이루어지면 상기 제1독출영역과 상기제2독출영역 각각에 기록된 부호화 비트들을 순차적으로 독출하여 출력한다. 즉, 상기 인터리버(710)가 상기 제1독출영역과 상기 제2독출영역 각각으로부터 부호화 비트들을 독출하는 예는 도 12a와 도 12b에서 보이고 있다. 한편, 상술한 예에서는 인터리빙을 위한 열 교환 동작과 독출 동작을 구분하여 설명하고 있다. 하지만, 상기 독출하는 순서를 교환함으로서 상기 열 교환 동작과 상기 독출 동작을 하나의 동작으로 구현할 수 있는 것은 자명할 것이다.
상기 인터리버(710)에 의해 상기 제1독출영역으로부터 독출된 부호화 비트들과 상기 제2독출영역으로부터 독출된 부호화 비트들은 멀티플렉서(MUX)(720)의 입력으로 제공된다. 상기 MUX(720)는 상기 제1독출영역으로부터의 부호화 비트들과 상기 제2독출영역으로부터의 부호화 비트들을 일정한 비율로 다중화하여 하나의 시퀀스 열로 출력한다. 상기 제1독출영역으로부터의 부호화 비트들과 상기 제2독출영역으로부터의 부호화 비트들을 다중화 하는 비율은 변조기(730)에서 사용되는 변조방식에 의해 결정된다. 예컨대, 상기 변조방식이 16QAM인 경우 한 심벌에 대응하여 네 개의 부호화 비트들이 매핑된다. 따라서, 상기 MUX(720)는 상기 제1독출영역으로부터의 부호화 비트들과 상기 제2독출영역으로부터의 부호화 비트들을 2 비트 단위로 다중화하여 출력한다.
상기 MUX(720)에 의해 다중화되어 출력되는 부호화 비트들은 상기 변조기(730)로 입력된다. 상기 변조기(730)는 상기 다중화되어 출력되는 부호화 비트들을 심벌 매핑하여 출력한다. 예컨대, 변조방식으로 16QAM을 사용하는 경우 상기 변조기(730)는 상기 MUX(720)을 통해 입력되는 상기 제1독출영역에 기록되어 있던 2비트의 부호화 비트들을 심벌의 높은 신뢰도(이하 "제1신뢰도"라 칭함)를 가지는 위치에 매핑한다. 또한, 상기 변조기(730)는 상기 MUX(720)을 통해 입력되는 상기 제2독출영역에 기록되어 있던 2비트의 부호화 비트들을 상기 심벌에서 상기 제1신뢰도에 비해 상대적으로 낮은 신뢰도(이하 "제2신뢰도"라 칭함)를 가지는 위치에 매핑한다.
전술한 바와 같이 본 발명은 정보비트들과 잉여비트들을 하나의 인터리버에 의해 논리적으로 구분하여 인터리빙을 수행함으로서 변조기가 SMP 기술에 의한 심벌 매핑을 수행할 수 있도록 하고 있다.
2.2 부호화 비트들의 기록 예
본 발명의 실시 예에 따라 인터리버(710)에 구비된 버퍼에 부호화 비트들을 기록하는 예는 크게 더미비트(dummy bits)를 사용하는 경우와 사용하지 않는 경우로 구분할 수 있다. 상기 더미비트는 부호화부로부터 입력되는 부호화비트들의 전체 수에 의해 결정되는 상기 버퍼의 사용영역에 상기 부호화 비트들을 기록하고 남은 영역을 채우기 위해 사용되는 비트들이다. 상기 더미비트들은 인터리빙에 따른 열 간의 교환이 이루어진 후 제거된다.
상기 부호화 비트들을 기록하는 예들을 살펴보기 전에 상기 더미비트들의 사용 여부를 결정하는 방법에 대해 설명하면 다음과 같다.
상기 더미비트의 사용 여부는 부호화부로부터 입력되는 부호화 비트들의 전체 수 U가 상기 사용영역의 버퍼 행렬을 구성하는 열(column)들의 총 수 C2의 정수 배인지에 의해 결정할 수 있다. 이때, 상기 C2는 상기 인터리버 내 버퍼의 크기에의해 미리 결정될 수 있다. 한편, 상기 사용영역을 결정하는 행(row)들의 총 수 R2는 상기 C2가 미리 결정되어 있음에 따라 상기 부호화 비트들의 전체 수 U에 의해 정하여질 수 있다. 따라서, 상기 사용영역은 상기 C2와 상기 R2의 곱(C2×R2)에 의해 정하여 진다. 한편, 상기 더미비트의 사용 여부는 상기 C2와 상기 R2의 곱에 의한 결과와 상기 U를 비교함으로서 판단할 수 있다. 예컨대, 상기 U가 상기 C2의 정수 배(R2)임에 따라 "U = C2 ×R2"의 조건을 만족하면 더미비트를 사용하지 않는다. 하지만, 상기 U가 상기 C2의 정수 배(R2)가 아님에 따라 "U < C2 ×R2"의 조건을 만족하면 더미비트를 사용하게 된다.
2.2.1 더미비트를 사용하지 않는 경우
먼저, 상기 더미비트들을 사용하지 않는 경우에 있어 부호화 비트들을 인터리버(710)에 기록하는 예를 도 8a와 도 8b 및 도 9a와 도 9b를 참조하여 설명하면 다음과 같다. 상기 도 8a와 상기 도 8b는 상기 부호화부에서 사용되는 부호화 율이 1/2인 경우를 예로 하고 있으며, 상기 도 9a와 상기 도 9b는 상기 부호화부에서 사용되는 부호화 율이 3/4인 경우를 예로 하고 있다.
먼저, 상기 부호화부에서의 부호화 율이 1/2임에 따라 정보비트들과 잉여비트들이 동일한 비율로 입력되는 경우에 대해 설명한다.
상기 도 8a는 부호화 율이 1/2인 경우 상기 잉여비트들을 상기 사용영역의 끝부터 기록하는 경우의 예를 보이고 있는 도면이며, 상기 도 8b는 부호화 율이 1/2인 경우 상기 잉여비트들을 상기 사용영역 중 상기 잉여비트들을 기록하기 위한 제2기록영역의 앞부터 기록하는 경우의 예를 보이고 있는 도면이다.
상기 도 8a를 참조하면, 상기 부호화부로부터 입력되는 부호화 비트들의 전체 수(U)에 의해 인터리버(710) 내에 구비되는 버퍼의 전체 영역에서 일부 사용영역이 결정된다. 상기 사용영역의 결정은 상기 U를 앞에서 정의된 C2로 나누고, 상기 나눈 나머지가 존재하기 않으면 몫을 행의 총 수(R2)로 결정한다. 하지만, 상기 나눈 나머지가 존재하는 경우에는 상기 몫에 1을 더하여 R2를 결정한다. 상기 사용영역은 상기 도 8a에서 보이고 있는 제1기록영역과 제2기록영역을 포함하는 영역으로 정의될 수 있으며, 상기 제1기록영역과 상기 제2기록영역은 상기 사용영역을 동일한 크기로 양분함으로서 정하여진다. 한편, 상기 도 8a에서 제안하고 있는 기록 방법을 사용하는 경우에는 상기 제1기록영역과 상기 제2기록영역이 물리적으로 명확하게 구분될 필요는 없다. 그 이유는 상기 부호화 비트들 중 정보비트들은 상기 사용영역의 앞부터 기록(도 8a에서 검은색 화살표로서 표시함)하고, 상기 부호화 비트들의 잉여비트들은 상기 사용영역의 뒤부터 기록(도 8a에서 하얀색 화살표로서 표시함)하게 되기 때문이다. 다시 말하면, 상기 정보비트들은 상기 사용영역의 (0,0)에서 순방향으로 진행하면서 쓰기 시작하고, 상기 잉여비트들은 (R2-1,C2-1)에서 역방향으로 쓰기 시작한다. 여기서 C2는 상기 사용영역 내 버퍼 행렬을 구성하는 열(column)들의 총 수이고, R2는 상기 사용영역 내 버퍼 행렬을 구성하는 행(row)들의 총 수이다. 따라서, 상기 부호화 비트들을 상기 사용영역에 모두 기록하게 되면 상기 제1기록영역과 상기 제2기록영역은 기록된 부호화 비트들에 의해 자연스럽게 구분될 수 있다.
상기 도 8b를 참조하면, 상기 부호화부로부터 입력되는 부호화 비트들의 전체 수(U)에 의해 인터리버(710) 내에 구비되는 버퍼의 전체 영역에서 일부 사용영역이 결정된다. 상기 사용영역은 상기 도 8b에서 보이고 있는 제1기록영역과 제2기록영역을 포함하는 영역으로 정의될 수 있으며, 상기 제1기록영역과 상기 제2기록영역은 상기 사용영역을 동일한 크기로 양분함으로서 정하여진다. 상기 제1기록영역과 상기 제2기록영역이 결정되면 상기 부호화 비트들 중 정보비트들은 상기 제1기록영역의 앞부터 기록(도 8b에서 검은색 화살표로서 표시함)하고, 상기 부호화 비트들의 잉여비트들은 상기 제2기록영역의 앞부터 기록(도 8b에서 하얀색 화살표로서 표시함)한다. 다시 말하면, 상기 정보비트들은 상기 사용영역의 (0,0)에서 순방향으로 진행하면서 쓰기 시작하고, 상기 잉여비트들은 상기 사용영역의 (y,z)에서 순방향으로 쓰기 시작한다. 여기서는 1/2의 부호화 율을 전제로 하고 있기 때문에 상기 y는 R2/2가 될 것이며, z는 0이 될 것이다.
다음으로, 상기 부호화부에서의 부호화 율이 3/4임에 따라 정보비트와 잉여비트들이 3:1의 비율로 입력되는 경우에 대해 설명한다.
상기 도 9a는 부호화 율이 3/4인 경우 상기 잉여비트들을 상기 사용영역의 끝부터 기록하는 경우의 예를 보이고 있는 도면이며, 상기 도 9b는 부호화 율이 3/4인 경우 상기 잉여비트들을 상기 사용영역 중 상기 잉여비트들을 기록하기 위한 제2기록영역의 앞부터 기록하는 경우의 예를 보이고 있는 도면이다.
상기 도 9a를 참조하면, 상기 부호화부로부터 입력되는 부호화 비트들의 전체 수(U)에 의해 인터리버(710) 내에 구비되는 버퍼의 전체 영역에서 일부 사용영역이 결정된다. 상기 사용영역의 결정은 상기 U를 앞에서 정의된 C2로 나누고, 상기 나눈 몫에 의해 R2를 결정한다. 상기 사용영역은 상기 도 9a에서 보이고 있는 제1기록영역과 제2기록영역을 포함하는 영역으로 정의될 수 있다. 한편, 상기 도 9a에서 제안하고 있는 기록 방법을 사용하는 경우에는 상기 제1기록영역과 상기 제2기록영역이 물리적으로 명확하게 구분될 필요는 없다. 그 이유는 상기 부호화 비트들 중 정보비트들은 상기 사용영역의 앞부터 기록(도 9a에서 검은색 화살표로서 표시함)하고, 상기 부호화 비트들의 잉여비트들은 상기 사용영역의 뒤부터 기록(도 9a에서 하얀색 화살표로서 표시함)하게 되기 때문이다. 다시 말하면, 상기 정보비트들은 상기 사용영역의 (0,0)에서 순방향으로 진행하면서 쓰기 시작하고, 상기 잉여비트들은 (R2-1,C2-1)에서 역방향으로 쓰기 시작한다. 따라서, 상기 사용영역에 기록된 상기 정보비트들과 상기 잉여비트들은 상기 제1기록영역과 상시 제2기록영역의 경계 지점인 (y,z)에 의해 구분된다. 상기 (y,z)는 상기 제1기록영역과 상기 제2기록영역의 경계가 되는 지점으로서 상기 사용영역의 특정 지점을 지정하는 좌표이다. 상기 y는 정보 비트들의 전체 수를 상기 C2로 나눈 몫 또는 나머지가 존재하는 경우에는 상기 몫에 1을 더한 값이고, z는 그 나머지가 된다. 따라서, 상기 제1기록영역은 상기 사용영역의 (0,0)으로부터 상기 (y,z)로 정의될 수 있으며, 상기 제2기록영역은 상기 사용영역의 (y.z)에서 (R2-1,C2-1)로 정의될 수 있다.
상기 도 9b를 참조하면, 상기 부호화부로부터 입력되는 부호화 비트들의 전체 수(U)에 의해 인터리버(710) 내에 구비되는 버퍼의 전체 영역에서 일부 사용영역이 결정된다. 상기 사용영역은 상기 도 9b에서 보이고 있는 제1기록영역과 제2기록영역을 포함하는 영역으로 정의될 수 있다. 상기 제1기록영역과 상기 제2기록영역이 결정되면 상기 부호화 비트들 중 정보비트들은 상기 제1기록영역의 앞부터 기록(도 9b에서 검은색 화살표로서 표시함)하고, 상기 부호화 비트들의 잉여비트들은 상기 제2기록영역의 앞, 즉 (y,z)부터 기록(도 9b에서 하얀색 화살표로서 표시함)한다. 다시 말하면, 상기 정보비트들은 상기 사용영역의 (0,0)에서 순방향으로 진행하면서 쓰기 시작하고, 상기 잉여비트들은 상기 사용영역의 (y,z)에서 순방향으로 쓰기 시작한다. 상기 (y,z)는 앞에서도 정의된 바와 같이 상기 y는 정보 비트들의 전체 수를 상기 C2로 나눈 몫 또는 나머지가 존재하는 경우에는 상기 몫에 1을 더한 값이고, z는 그 나머지가 된다.
2.2.2 더미비트를 사용하는 경우
후술될 더미비트를 사용하는 경우는 부호화 율이 3/4인 경우만을 한정하여 설명하고 있으나 1/2을 부호화 율로 하더라도 동일하게 적용될 수 있음은 자명할 것이다.
상기 더미비트를 사용하는 경우는 앞에서도 정의된 바와 같이 결정된 사용영역에 상기 정보비트들과 상기 잉여비트들을 기록하였으나 사용되지 않고 남은 영역이 존재하는 경우에 해당한다. 즉, U가 C2의 정수 배가 아닌 경우라 할 것이다. 한편, 상기 더미비트를 사용하는 경우에는 상기 더미비트들을 삽입할 상기 사용영역의 위치에 따라 서로 다른 구현 예들이 제안될 수 있을 것이다. 후술될 도 10a 내지 도 10d에서는 상기 더미비트들의 위치에 따른 예들을 도시하고 있다. 상기 더미비트들의 위치는 잉여비트들을 제2기록영역에 기록함에 있어 기록을 하는 방향과 기록의 시작점에 의해 정하여질 수 있다.
상기 도 10a는 상기 잉여비트들을 기록하는 방향을 역방향으로 하고, 상기 제2기록영역의 끝으로부터 상기 더미비트들만큼을 이동한 지점을 시작점으로 하는 경우에 있어 부호화 비트들을 기록하는 예를 보이고 있는 도면이다. 상기 도 10b는 상기 잉여비트들을 기록하는 방향을 순방향으로 하고, 상기 제2기록영역의 처음을 시작점으로 하는 경우에 있어 부호화 비트들을 기록하는 예를 보이고 있는 도면이다. 상기 도 10c는 상기 잉여비트들을 기록하는 방향을 역방향으로 하고, 상기 제2기록영역의 끝을 시작점으로 하는 경우에 있어 부호화 비트들을 기록하는 예를 보이고 있는 도면이다. 상기 도 10d는 상기 잉여비트들을 기록하는 방향을 순방향으로 하고, 상기 제2기록영역의 처음으로부터 상기 더미비트들만큼을 이동한 지점을 시작점으로 하는 경우에 있어 부호화 비트들을 기록하는 예를 보이고 있는 도면이다.
상기 도 10a를 참조하면, 상기 부호화부로부터 입력되는 부호화 비트들의 전체 수(U)에 의해 인터리버(710) 내에 구비되는 버퍼의 전체 영역에서 일부 사용영역이 결정된다. 상기 사용영역은 상기 도 10a에서 보이고 있는 제1기록영역과 제2기록영역을 포함하는 영역으로 정의될 수 있다. 한편, 더미비트들이 상기 제2기록영역의 끝에 위치할 때 상기 도 10a에서 제안하고 있는 기록 방법을 사용하는 경우에는 상기 제1기록영역과 상기 제2기록영역이 물리적으로 명확하게 구분될 필요는 없다. 그 이유는 상기 부호화 비트들 중 정보비트들은 상기 사용영역의 앞부터 기록(도 10a에서 검은색 화살표로서 표시함)하고, 상기 부호화 비트들의 잉여비트들은 상기 사용영역의 뒤로부터 상기 더미비트들만큼을 이동한 지점에서 기록(도 10a에서 하얀색 화살표로서 표시함)을 시작하게 되기 때문이다. 다시 말하면, 상기 정보비트들은 상기 사용영역의 (0,0)에서 순방향으로 진행하면서 쓰기 시작하고, 상기 잉여비트들은 (R2-1,x)에서 역방향으로 쓰기 시작한다. 상기 x는 C2-1에 해당하는 열에서 상기 더미비트들만큼의 열의 수를 감산함으로서 구하여질 수 있다. 따라서, 상기 사용영역에 기록된 상기 정보비트들과 상기 잉여비트들은 전술한 바와 같이 상기 제1기록영역과 상시 제2기록영역의 경계 지점인 (y,z)에 의해 구분된다.
상기 도 10b를 참조하면, 상기 정보비트들의 기록은 전술한 예들에서 개시하고 있는 방법과 동일한 방법에 의해 이루어진다. 하지만, 상기 잉여비트들의 기록은 상기 제1기록영역과 상기 제2기록영역의 경계인 (y,z)에서 시작되어 순방향으로 진행된다. 이때, 상기 (y,z)는 앞에서 정의된 바와 는 상이하게 삽입될 더미비트들을 감안하여 새로이 정의될 수 있다. 한편, 상기 잉여비트들의 기록이 완료되면 상기 제2기록영역의 끝에 존재하는 잔여 영역에 상기 더미비트들을 삽입한다.
상기 도 10c를 참조하면, 상기 정보비트들은 상기 제1영역의 앞에서부터 순방향으로 기록되며, 상기 잉여비트들은 상기 제2기록영역의 끝에서부터 역방향으로 기록된다. 한편, 상기 정보비트들이 기록되고 남은 영역과 상기 잉여비트들이 기록되고 남은 영역에는 더미비트들이 삽입된다.
상기 도 10d를 참조하면, 상기 정보비트들은 상기 제1기록영역의 앞에서부터 순방향으로 기록되며, 상기 잉여비트들은 예상되는 상기 정보비트들의 기록이 끝나는 지점으로부터 상기 더미비트들이 삽입될 구간의 끝에서부터 순방향으로 기록된다. 따라서, 상기 더미비트들은 상기 제1기록영역의 일부와 상기 제2기록영역의 일부에서 삽입될 것이다.
2.3 부호화 비트들의 독출 예
전술한 기록 동작에 의해 부호화 비트들이 기록된 인터리버(710) 내의 버퍼의 사용영역은 독출을 위해 가상적으로 두 개의 독출영역들로 구분된다. 상기 두 개의 독출영역들은 상기 사용영역을 동일한 크기의 두 개의 영역으로 양분함으로서 구분이 가능하다. 이와 같이 구분된 제1독출영역과 제2독출영역은 상기 인터리버(710)가 기록된 부호화 비트들을 독출하는데 기준으로서 사용된다.
상기 인터리버(710)가 상기 제1독출영역과 상기 제2독출영역으로부터 부호화 비트들을 독출하여 출력하는 예들은 도 11a와 도 11b에서 보이고 있다.
상기 도 11a는 1/2를 부호화 율로 하여 기록된 부호화 비트들을 독출하는 예를 보이고 있으며, 상기 도 11b는 3/4를 부호화 율로 하여 기록된 부호화 비트들을 독출하는 예를 보이고 있다.
상기 인터리버(710)는 상기 도 11a와 상기 도 11b에서 보여지고 있는 바와 같이 상기 제1독출영역에 기록된 부호화 비트들을 열을 기본 단위로 하여 순차적으로 독출하여 출력한다. 한편, 상기 제2독출영역에 기록된 부호화 비트들 또한 열을 기본 단위로 하여 순차적으로 독출하여 출력한다. 전술한 방법에 의해 부호화 비트들을 독출함에 따라 상기 도 11a의 경우 상기 제1독출영역으로부터는 정보비트들만이 독출될 것이며, 상기 제2독출영역으로부터는 잉여비트들만이 독출될 것이다. 한편, 상기 도 11b의 경우 상기 제1독출영역으로부터는 정보비트들만이 독출될 것이며, 상기 제2독출영역으로부터는 잉여비트들과 정보비트들이 혼합된 형태로 독출될것이다.
2.4 제1실시 예에 따른 송신장치의 동작
도 12는 본 발명의 제1실시 예에 따른 인터리버에서 수행하는 처리 과정을 보이고 잇는 도면이다. 즉, 정보비트들과 잉여비트들을 나누어 기록하는 방식과 독출하는 방식이 변경된 알고리즘은 다음과 같다. 여기서 기록하는 방식은 상기 도 10a를 통해 제안하고 있는 방식을 사용하도록 하며, 그 외에 제안되고 있는 방식에 대한 각각의 알고리즘은 생략한다.
상기 도 12를 참조하여 본 발명의 제1실시 에에 따른 동작을 설명하면, 인터리버는 1200단계에서 전체 수가 U 비트인 부호화 비트들 부호화부로부터 입력받는다. 상기 부호화 비트들은 up,1,up,2,up,3,...,up,Us와 up,Us+1,up,Us+2,up,Us+3,...,up,Us+Up로 나타낸다. 여기서, 상기 p는 물리채널의 번호이고, 상기 Us와 상기 Up는 각각 정보비트와 잉여비트의 수를 나타낸다. 상기 Us 와 상기 Up의 합은 한 물리채널의 프레임 당 비트수이다.
(1) 먼저 열(column) C2를 30으로 할당한다. 열의 번호는 좌에서 우측으로 0, 1, 2, ... , C2-1이다. 다음을 만족하는 행렬의 행(row)을 나타내는 최소 정수 R2를 결정한다 : U = Us+Up ≤R2×C2 행렬의 행은 위에서 아래로 0, 1, 2, .. , R2-1로 번호가 부여된다.
(2) 입력 up,1,up,2,up,3,...,up,Us를 0행 0열의 yp,1부터 시작하여 다음과 같은 R2 ×C2 직각 행렬에 행에서 행(row by row)으로 쓰고,up,Us+1,up,Us+2,up,Us+3,...,up,Us+Up를 R2-1행 x-1열에서부터 행에서 행으로 거꾸로 써온다. 여기서, 상기 x는 U를 C2로 나눈 나머지를 의미하며, 항상 1보다 크거나 같고 C2보다 작다. 하기 <수학식 3>은 전술한 바에 의해 생성된 행렬의 예를 보이고 있다.
여기서, k = 1, 2, ..., U이면 yp,k= up,k이고, 만약 R2 ×C2 > U이면 k = U + 1, U + 2, .., R2 × C2를 위해 yp,k= 0 이거나 1의 보조 비트(dummy bit)를 삽입한다. 상기 보조 비트는 열간 교환 후 제거된다.
(3) 규칙에 따라 열간 교환(column permutation)을 실시한 후 비트들은 고신뢰도(H) 부분과 저신뢰도(L)부분으로 나뉘어 와 로하기 <수학식 4>와 같이 표현된다.
(4) 블록 인터리버의 출력은 열간 교환된 R2 ×C2 행렬을 고 신뢰도와 저 신뢰도의 두 부분으로 반으로 나누어 각 부분에서 두 비트씩 열에서 열로 읽는다. 출력은 vp,1,vp,2,vp,3,...,vp,Us와 같이 표현된다.
3. 논리적으로 구분하는 방법의 제2실시 예
도 13은 본 발명에서 제안하고자 하는 하나의 인터리버 내에 구비된 버퍼를 논리적으로 구분하여 SMP 기술을 구현하고자 하는 제2실시 예에 따른 송신장치의 구성을 보이고 있는 도면이다.
상기 도 13을 참조하면, 인터리버(1310)는 내부에 소정 영역을 가지는 버퍼를 구비한다. 상기 버퍼의 소정 영역은 부호화부(도면상에 도시하지 않음)로부터 입력될 부호화 비트들의 전체 수에 의해 사용 영역을 결정한다. 상기 인터리버(710)는 상기 결정된 사용 영역을 상기 부호화 비트들을 구성하는 정보 비트들과, 잉여 비트들의 비율에 의해 제1기록 영역과 제2기록 영역으로 구분한다. 여기서, 상기 정보 비트들과, 상기 잉여 비트들의 비율은 상기 부호화부에서 사용되는 부호화 율에 의해 결정된다. 상기 도 13에서 보이고 있는 상기 인터리버(1310)의 구조는 부호화 율이 1/2인 경우를 가정하고 있다.
상기 인터리버(1310)는 상기 부호화부로부터 부호화 비트들이 입력되면, 상기 부호화 비트들 중 상기 정보비트들은 상기 제1기록 영역에 순차적으로 기록하고, 상기 잉여비트들은 상기 제2기록 영역에 순차적으로 기록한다. 이때, 상기 인터리버(710)는 상기 제1기록 영역 중 상기 정보비트들이 기록되고 남은 영역과 상기 제2기록 영역 중 상기 잉여비트들이 기록되고 남은 영역에는 더미비트(dummy bits)들을 삽입한다.
상기 인터리버(710)는 전술한 동작에 의해 상기 정보비트들과 상기 잉여비트들의 기록이 완료되면 상기 사용 영역 내에 저장된 부호화 비트들 또는 더미비트들을 포함하는 부호화 비트들에 대해 열 교환(column permutation)을 통한 인터리빙을 수행한다. 상기 열 교환은 상기 사용 영역 내의 부호화 비트들을 열(column) 단위로 섞음에 따라 기록된 정보비트들과 잉여비트들간에 섞이는 경우는 발생하지 않는다. 상기 인터리버(1310)는 상기 열 교환이 이루어진 후 상기 제1기록영역을 구성하는 행들 중 하측 반의 열들과 상기 제2기록영역을 구성하는 행들 중 상측 반의 열들을 교환한다. 이로 인해, 상기 제1기록영역과 상기 제2기록영역에 기록된 부호화비트들을 열로서 독출할 시 SMP 기술을 적용하는데 적절한 형태로의 출력이 이루어지도록 한다. 상기 행간의 교환이 이루어지는 예들은 도 14a와 도 14b에서 보이고 있는 바와 같다. 상기 도 14a에서 보이고 있는 예는 1/2를 부호화 율로 사용하는 경우에 있어서 적용 예를 보이고 있으며, 상기 도 14b에서 보이고 있는 예는 3/4를 부호화 율로 사용하는 경우에 있어서의 적용 예를 보이고 있다.
한편, 상기 인터리버(1310)는 상기 기록된 부호화 비트들을 순차적으로 독출하여 출력한다. 상기 인터리버(1310)가 상기 부호화 비트들을 독출하는 예는 도 15a와 도 15b에서 보이고 있는 바와 같다. 상기 도 15a에서 보이고 있는 예는 1/2를 부호화 율로 사용하는 경우에 있어서 독출 예를 보이고 있으며, 상기 도 15b에서 보이고 있는 예는 3/4를 부호화 율로 사용하는 경우에 있어서의 독출 예를 보이고 있다.
한편, 상술한 예에서는 인터리빙을 위한 열 교환 동작과 독출 동작을 구분하여 설명하고 있다. 하지만, 상기 독출하는 순서를 교환함으로서 상기 열 교환 동작과 상기 독출 동작을 하나의 동작으로 구현할 수 있는 것은 자명할 것이다.
상기 인터리버(1310)에 의해 상기 독출된 부호화 비트들은 앞에서도 밝힌 바와 같이 SMP 기술을 적용하기 위해 요구되는 형태를 가진다. 따라서, 상기 인터리버(1310)로부터 출력되는 부호화 비트들은 변조기(1320)로 제공되어 SMP 기술에 의한 심벌 매핑이 이루어진다.
전술한 바와 같이 본 발명은 정보비트들과 잉여비트들을 하나의 인터리버에 의해 논리적으로 구분하여 인터리빙을 수행함으로서 변조기가 SMP 기술에 의한 심벌 매핑을 수행할 수 있도록 하고 있다. 또한, 제1실시 예에서 사용된 MUX를 제거하기 위해선 Rel99의 독출(reading) 알고리즘을 변동하여야 한다. 즉, 두 개의 기록영역에 기록된 부호화 비트들을 두 비트씩 읽도록 알고리즘을 수정하면 MUX의 기능을 대신할 수 있다. 즉, 논리적으로 나뉜 인터리빙 버퍼의 경우, 상기와 같이 간단한 독출 알고리즘 수정만으로 MUX의 하드웨어 장치를 제거할 수 있다. 후술될 본 발명의 알고리즘에 상기 독출 알고리즘의 수정이 포함된다. 또한, 버퍼 행렬의 R2가 4의 배수인 경우 행 교환(row permutation)을 통해 MUX의 기능 없이 상기 인터리버 버퍼 전체를 읽는 기존의 독출 알고리즘만으로 구현이 가능하다.
상기 도 15a와 상기 도 15b는 상기 행 교환(row permutation) 방식이 적용된 경우, 다른 부호율(1/2 과 3/4)에 따라 변조기의 심벌 패턴을 보여주고 있다. 상기 도 15a와 상기 도 15b를 참조하여 볼 때, 모두 중요도에 따라 신뢰도를 차별 할당하는 SMP 기술에 위배되지 않고 있으며, 확장된 실제 데이터 량을 적용할 경우 제1실시 에에 따른 결과와 동일함을 알 수 있다.
도 16은 본 발명의 제2실시 예에 따른 인터리버에서 수행하는 처리 과정을 보이고 잇는 도면이다.
상기 도 16을 참조하면, 인터리빙은 열간 교환(inter-column permutation)을 갖는 블록 인터리버이다. 상기 인터리버의 입력은 up,1,up,2,up,3,...,up,Us 와up,Us+1,up,Us+2,up,Us+3,...,up,Us+Up으로 나타낸다. 여기서, 상기 p는 물리채널의 번호이고, Us와 Up는 각각 정보비트와 잉여비트의 수를 나타낸다. 상기 Us와 상기 Up의 합은 한 물리채널의 프레임 당 비트수이다.
(1) 먼저 열(column) C2를 30으로 할당한다. 열의 번호는 좌에서 우측으로0, 1, 2, ... , C2-1 이다.
다음을 만족하는 행렬의 행(row)을 나타내는 최소 정수 R2를 결정한다 : U = Us + Up≤R2×C2 행렬의 행은 위에서 아래로 0, 1, 2, .. , R2-1로 번호를 부여한다.
(2) 입력 up,1,up,2,up,3,...,up,Us를 0행 0열의 yp,1부터 시작하여 다음과 같은 R2 ×C2 직각 행렬에 행에서 행(row by row)으로 쓰고, up,Us+1,up,Us+2,up,Us+3,...,up,Us+Up를 R2-1 행 x-1 열에서부터 행에서 행으로 거꾸로 써온다. 여기서 x는 U를 C2로 나눈 나머지를 의미하며, 항상 1보다 크거나 같고, C2보다 작다. 전술한 동작에 의해 생성된 행렬은 하기 <수학식 5>와 같다.
여기서, k = 1, 2, ..., U 이면 yp,k= up,k이다. 만약, R2 ×C2 > U이면, k = U + 1, U + 2, .., R2 ×C2를 위해 yp,k= 0 이거나 1의 보조 비트(dummy bit)를 삽입한다. 상기 보조 비트는 열간 교환 후 제거된다.
(3) 규칙에 따라 열간 교환(column permutation)을 실시한 후 비트들은고신뢰도(H) 부분과 저 신뢰도(L)부분으로 나뉘어와로 하기 <수학식 6>과같이 표현된다.
(4) 고 신뢰도(H) 비트 행과 저 신뢰도(L) 비트 행이 두 행씩 반복되도록 저 신뢰도(L)의 행들과 고 신뢰도 행들의 위치를 하기 <수학식 7>과 같이 변경한다.
(5) 블록 인터리버의 출력은 열간 교환과 행간 교환된 R2 ×C2 행렬을 열에서 열로 읽는다. 출력은 vp,1,vp,2,vp,3,...,vp,Us과 같이 표현된다.
3. 본 발명의 실시 에에 따른 수신기
도 20은 상기 SMP 인터리버에 의해 구현된 송신기의 신호를 수신하는 수신기의 구조를 보여주고 있다. 수신된 신호는 송신기의 변조기에 의해 변조된 심벌의 형태이므로 먼저 복조기(2010)에 의해 비트 형태로 변환되어 디인터리버로 입력된다. 디인터리버는 도 2의 역대칭 구조로, 직렬화 되었던 비트들은 다시 인터리빙 버퍼의 상단과 하단에 쓰여지기 위해 병렬화 되어야 하며, 각각 논리적으로 나뉜 버퍼(2030, 2040)는 디인터리빙을 인터리버의 역으로 수행하고, 분배기는 그 출력을 시스티메틱과 패러티 비트로 분류한다. 레이트 매칭부(2060)는 송신기에서 레이트 매칭되었던 비트들의 위치를 파악하여 그 위치에 0를 삽입하여 다른 비트들이 터보 복호기의 알맛는 입력단으로 입력될 수 있게 한다. 터보 복호기(2070)은 송신기의 터보 부호기에 의해 부호화된 비트들을 복호 시키는 작업을 수행하는 장치로 채널 상에서 발생된 에러를 최대한 복구하여 출력한다. 상기 출력은 CRC 점검기(2080)에 의해 송신된 신호가 정확히 수신되었는지를 검사하고 만약 에러가 검출 된 경우 재전송을 요구하게 된다. 고속 패킷 전송 시스템은 여러 변조율(modulation order)과 부호율(code rate)을 사용하기 때문에 제어기(2090)에 의해 각 기능들은 조절 받게 된다.
상기 디인터리버의 구조는 인터리버가 논리적으로 나뉘어 운영될 경우, 본 발명에서 제시한 인터리빙 알고리즘에 의해 하드웨어 적으로는 도 21과 같이 표현될 수 있다. 그 디인터리빙 알고리즘의 동작은 도 22에 표현된 흐름도에 의해 진행된다.
전술한 바와 같은 본 발명은 중요도가 높은 비트들을 높은 신뢰도의 심벌에 매핑 함에 있어서 인터리버를 효율적으로 운영함으로써 하드웨어 증가를 방지하고 기존의 인터리빙 방식과 호환성을 최대로 유지하기 위한 방법을 제시하였다. 중요도에 따라 신뢰도를 차별 할당하는 심벌 매핑 방식은 이론적으로 충분한 효과를 보이고 있기 때문에 이를 구현화 함은 매우 중요하다. 본 발명은 고속 패킷 전송 시스템, 특히 HSDPA 또는 1X-EVDV와 같은 시스템에 적용함에 있어서 그 이득(gain)을 유지하면서 최소의 알고리즘 변경과 하드웨어 추가 만으로 구현할 수 있으므로 그 효과가 크다 할 수 있다.

Claims (39)

  1. 인터리빙을 위한 버퍼를 구비하는 이동통신시스템의 송신장치에서 소정 부호화 율에 의해 부호화된 부호화 비트들을 인터리빙하는 방법에 있어서,
    상기 버퍼의 사용 영역을 상기 부호화 비트들을 구성하는 제1중요도를 가지는 비트들과, 상기 제1중요도보다 낮은 제2중요도를 가지는 비트들의 비율에 의해 제1기록 영역과 제2기록 영역으로 구분하는 과정과,
    상기 제1기록 영역에 상기 제1중요도를 가지는 비트들을 순차적으로 기록하고, 상기 제2기록 영역에 상기 제2중요도를 가지는 비트들을 순차적으로 기록하는 과정과,
    상기 사용 영역을 동일한 크기를 가지는 가상적인 제1독출 영역과 제2독출 영역으로 분할하고, 상기 제1독출 영역과 상기 제2독출 영역으로부터 부호화 비트들을 동일한 비율로 독출하는 과정을 포함함을 특징으로 하는 상기 방법.
  2. 제1항에 있어서,
    상기 사용 영역은 상기 부호화 비트들의 전체 수에 의해 결정함을 특징으로 하는 상기 방법.
  3. 제1항에 있어서,
    상기 제1독출 영역으로부터 독출되는 부호화 비트들을 심벌의 제1신뢰도를 가지는 위치에 매핑하고, 상기 제2독출 영역으로부터 독출한 부호화 비트들을 상기 제1신뢰도보다 낮은 제2신뢰도를 가지는 위치에 매핑하는 과정을 더 구비함을 특징으로 하는 상기 방법.
  4. 제3항에 있어서,
    상기 제1독출 영역과 상기 제2독출 영역으로부터 독출하는 부호화 비트들의 비율은 상기 매핑을 위해 사용하는 변조방식에 의해 결정함을 특징으로 하는 상기 방법.
  5. 제1항에 있어서,
    상기 사용 영역에 기록된 상기 부호화 비트들을 인터리빙 하는 과정을 더 구비함을 특징으로 하는 상기 방법.
  6. 제1항에 있어서,
    상기 제1중요도를 가지는 비트들은 상기 제1기록 영역의 처음부터 순차적으로 기록하고, 상기 제2중요도를 가지는 비트들은 상기 제2기록 영역의 처음부터 순차적으로 기록함을 특징으로 하는 상기 방법.
  7. 제1항에 있어서,
    상기 제1중요도를 가지는 비트들은 상기 제1기록 영역의 처음부터 순차적으로 기록하고, 상기 제2중요도를 가지는 비트들은 상기 제2기록 영역의 끝부터 순차적으로 기록함을 특징으로 하는 상기 방법.
  8. 제1항에 있어서,
    상기 제1기록 영역 중 상기 제1중요도를 가지는 비트들을 기록하고 남은 영역과, 상기 제2기록 영역 중 상기 제2중요도를 가지는 비트들을 순차적으로 기록하고 남은 영역에 더미비트들을 삽입하는 과정을 더 구비함을 특징으로 하는 상기 방법.
  9. 제1항에 있어서,
    상기 제1중요도를 가지는 비트들과, 상기 제2중요도를 가지는 비트들의 비율은 상기 소정 부호율에 의해 결정됨을 특징으로 하는 상기 방법.
  10. 제9항에 있어서,
    상기 제1중요도를 가지는 비트들과, 상기 제2중요도를 가지는 비트들의 비율이 대칭일 시 상기 제1기록 영역과 상기 제2기록 영역은 동일한 크기를 가짐을 특징으로 하는 상기 방법.
  11. 제9항에 있어서,
    상기 제1중요도를 가지는 비트들은 정보 비트들임을 특징으로 하는 방법.
  12. 제11항에 있어서,
    상기 제2중요도를 가지는 비트들은 잉여 비트들임을 특징으로 하는 상기 방법.
  13. 인터리빙을 위한 버퍼를 구비하는 이동통신시스템의 송신장치에서 소정 부호화 율에 의해 부호화된 부호화 비트들을 인터리빙하는 방법에 있어서,
    상기 버퍼의 사용 영역을 상기 부호화 비트들을 구성하는 제1중요도를 가지는 비트들과, 상기 제1중요도보다 낮은 제2중요도를 가지는 비트들의 비율에 의해 제1기록 영역과 제2기록 영역으로 구분하는 과정과,
    상기 제1기록 영역에 상기 제1중요도를 가지는 비트들을 순차적으로 기록하고, 상기 제2기록 영역에 상기 제2중요도를 가지는 비트들을 순차적으로 기록하는 과정과,
    상기 사용 영역을 동일한 크기를 가지는 제1 및 제2가상 영역으로 분할하고, 상기 제1가상 영역의 열들 중 하측 반에 해당하는 열들에 기록된 상기 제1중요도를 가지는 비트들을 상기 제2가상 영역의 열들 중 상측 반에 해당하는 열들에 기록된 상기 제2중요도를 가지는 비트들과 교환하는 과정과,
    상기 사용 영역에 기록된 상기 부호화 비트들을 순차적으로 독출하는 과정을 포함함을 특징으로 하는 상기 방법.
  14. 제13항에 있어서,
    상기 사용 영역은 상기 부호화 비트들의 전체 수에 의해 결정함을 특징으로 하는 상기 방법.
  15. 제13항에 있어서,
    상기 사용 영역에 기록된 상기 부호화 비트들을 인터리빙 하는 과정을 더 구비함을 특징으로 하는 상기 방법.
  16. 제13항에 있어서,
    상기 제1중요도를 가지는 비트들은 상기 제1기록 영역의 처음부터 순차적으로 기록하고, 상기 제2중요도를 가지는 비트들은 상기 제2기록 영역의 처음부터 순차적으로 기록함을 특징으로 하는 상기 방법.
  17. 제13항에 있어서,
    상기 제1중요도를 가지는 비트들은 상기 제1기록 영역의 처음부터 순차적으로 기록하고, 상기 제2중요도를 가지는 비트들은 상기 제2기록 영역의 끝부터 순차적으로 기록함을 특징으로 하는 상기 방법.
  18. 제13항에 있어서,
    상기 제1기록 영역 중 상기 제1중요도를 가지는 비트들을 기록하고 남은 영역과, 상기 제2기록 영역 중 상기 제2중요도를 가지는 비트들을 순차적으로 기록하고 남은 영역에 더미비트들을 삽입하는 과정을 더 구비함을 특징으로 하는 상기 방법.
  19. 제13항에 있어서,
    상기 제1중요도를 가지는 비트들과, 상기 제2중요도를 가지는 비트들의 비율은 상기 소정 부호율에 의해 결정됨을 특징으로 하는 상기 방법.
  20. 제19항에 있어서,
    상기 제1중요도를 가지는 비트들과, 상기 제2중요도를 가지는 비트들의 비율이 대칭일 시 상기 제1기록 영역과 상기 제2기록 영역은 동일한 크기를 가짐을 특징으로 하는 상기 방법.
  21. 제19항에 있어서,
    상기 제1중요도를 가지는 비트들은 정보 비트들임을 특징으로 하는 방법.
  22. 제21항에 있어서,
    상기 제2중요도를 가지는 비트들은 잉여 비트들임을 특징으로 하는 상기 방법.
  23. 전송하고자 하는 데이터를 소정 부호화 율에 의해 제1중요도를 가지는 비트들과, 상기 제1중요도보다 낮은 제2중요도를 가지는 비트들로 구성된 부호화 비트들을 출력하는 부호화기를 구비하는 이동통신시스템의 송신장치에서 상기 부호화 비트들을 인터리빙하는 장치에 있어서,
    내부에 구비된 버퍼의 사용 영역을 상기 제1중요도를 가지는 비트들과, 상기 제2중요도를 가지는 비트들의 비율에 의해 제1기록 영역과 제2기록 영역으로 구분하고, 상기 제1기록 영역에 상기 제1중요도를 가지는 비트들을 순차적으로 기록하고, 상기 제2기록 영역에 상기 제2중요도를 가지는 비트들을 순차적으로 기록하여 인터리빙을 수행하는 인터리버와,
    상기 사용 영역을 동일한 크기를 가지는 제1독출 영역과 제2독출 영역으로 가상하여 분할할 때 상기 제1독출 영역과 상기 제2독출 영역으로부터 각각 독출되는 부호화 비트들을 동일한 비율로 다중화 하는 멀티플렉서를 포함함을 특징으로 하는 상기 장치.
  24. 제23항에 있어서,
    상기 사용 영역은 상기 버퍼의 전체 영역 중 상기 부호화 비트들의 전체 수에 의해 결정함을 특징으로 하는 상기 장치.
  25. 제23항에 있어서,
    상기 멀티플렉서로부터의 상기 제1독출 영역으로부터 독출되는 부호화 비트들을 심벌의 제1신뢰도를 가지는 위치에 매핑하고, 상기 멀티플렉서로부터의 상기 제2독출 영역으로부터 독출한 부호화 비트들을 상기 제1신뢰도보다 낮은 제2신뢰도를 가지는 위치에 매핑하는 변조부를 더 구비함을 특징으로 하는 상기 장치.
  26. 제25항에 있어서,
    상기 제1독출 영역과 상기 제2독출 영역으로부터 독출하는 부호화 비트들을 상기 다중화 하는 비율은 상기 변조부의 변조방식에 의해 결정함을 특징으로 하는 상기 장치.
  27. 제23항에 있어서, 상기 인터리버는,
    상기 제1중요도를 가지는 비트들은 상기 제1기록 영역의 처음부터 순차적으로 기록하고, 상기 제2중요도를 가지는 비트들은 상기 제2기록 영역의 처음부터 순차적으로 기록함을 특징으로 하는 상기 장치.
  28. 제23항에 있어서, 상기 인터리버는,
    상기 제1중요도를 가지는 비트들은 상기 제1기록 영역의 처음부터 순차적으로 기록하고, 상기 제2중요도를 가지는 비트들은 상기 제2기록 영역의 끝부터 순차적으로 기록함을 특징으로 하는 상기 장치.
  29. 제23항에 있어서, 상기 인터리버는,
    상기 제1기록 영역 중 상기 제1중요도를 가지는 비트들을 기록하고 남은 영역과, 상기 제2기록 영역 중 상기 제2중요도를 가지는 비트들을 순차적으로 기록하고 남은 영역에 더미비트들을 삽입함을 특징으로 하는 상기 장치.
  30. 제23항에 있어서,
    상기 제1중요도를 가지는 비트들은 정보 비트들임을 특징으로 하는 장치.
  31. 제30항에 있어서,
    상기 제2중요도를 가지는 비트들은 잉여 비트들임을 특징으로 하는 상기 장치.
  32. 전송하고자 하는 데이터를 소정 부호화 율에 의해 제1중요도를 가지는 비트들과, 상기 제1중요도보다 낮은 제2중요도를 가지는 비트들로 구성된 부호화 비트들을 출력하는 부호화기를 구비하는 이동통신시스템의 송신장치에서 상기 부호화 비트들을 인터리빙하는 장치에 있어서,
    상기 제1중요도를 가지는 비트들과, 상기 제2중요도를 가지는 비트들을 내부에 구비된 버퍼의 사용 영역을 상기 부호화 율에 의해 구분한 제1기록 영역과 제2기록 영역에 순차적으로 기록하여 인터리빙을 수행한 후 상기 사용 영역을 동일한 크기로 가상하여 제1 및 제2가상 영역으로 분할하고, 상기 제1가상 영역의 열들 중 하측 반에 해당하는 열들에 기록된 상기 제1중요도를 가지는 비트들을 상기 제2가상 영역의 열들 중 상측 반에 해당하는 열들에 기록된 상기 제2중요도를 가지는 비트들과 교환하는 인터리버와,
    상기 인터리버로부터 순차적으로 독출되는 부호화 비트들을 입력하고, 상기 부호화 비트들 중 앞서 입력되는 상기 제1중요도를 가지는 비트들을 심벌의 제1신뢰도를 가지는 위치에 매핑하고, 상기 제1중요도를 가지는 비트들에 연속하여 입력되는 상기 제2중요도를 가지는 비트들을 상기 제1신뢰도보다 낮은 제2신뢰도를 가지는 위치에 매핑하는 변조부를 포함함을 특징으로 하는 상기 장치.
  33. 제32항에 있어서,
    상기 사용 영역은 상기 버퍼의 전체 영역 중 상기 부호화 비트들의 전체 수에 의해 결정함을 특징으로 하는 상기 장치.
  34. 제32항에 있어서, 상기 인터리버는,
    상기 제1중요도를 가지는 비트들은 상기 제1기록 영역의 처음부터 순차적으로 기록하고, 상기 제2중요도를 가지는 비트들은 상기 제2기록 영역의 처음부터 순차적으로 기록함을 특징으로 하는 상기 장치.
  35. 제32항에 있어서,
    상기 제1중요도를 가지는 비트들은 상기 제1기록 영역의 처음부터 순차적으로 기록하고, 상기 제2중요도를 가지는 비트들은 상기 제2기록 영역의 끝부터 순차적으로 기록함을 특징으로 하는 상기 장치.
  36. 제32항에 있어서,
    상기 제1기록 영역 중 상기 제1중요도를 가지는 비트들을 기록하고 남은 영역과, 상기 제2기록 영역 중 상기 제2중요도를 가지는 비트들을 순차적으로 기록하고 남은 영역에 더미비트들을 삽입함을 특징으로 하는 상기 장치.
  37. 제32항에 있어서,
    상기 제1중요도를 가지는 비트들은 정보 비트들임을 특징으로 하는 장치.
  38. 제37항에 있어서,
    상기 제2중요도를 가지는 비트들은 잉여 비트들임을 특징으로 하는 상기 장치.
  39. 디-인터리빙을 위한 버퍼를 구비하는 이동통신시스템의 수신장치에서 송신장치로부터 수신되는 데이터가 소정 복조방식에 의해 복조된 부호화 비트들을 디-인터리빙하는 방법에 있어서,
    상기 부호화 비트들을 소정 주기로 역 다중화하는 과정과,
    상기 버퍼의 사용 영역을 동일한 크기를 가지는 제1기록 영역과 제2기록 영역으로 분할하는 과정과,
    상기 역 다중화된 하나의 출력을 상기 제1기록 영역에 순차적으로 기록하고, 상기 역 다중화된 다른 하나의 출력을 상기 제2기록 영역에 순차적으로 기록하는 과정과,
    상기 사용 영역을 상기 부호화 비트들을 구성하는 제1중요도를 가지는 비트들과, 상기 제1중요도보다 낮은 제2중요도를 가지는 비트들의 비율에 의해 가상적인 제1독출 영역과 제2독출 영역으로 구분하는 과정과,
    상기 제1중요도를 가지는 비트들과, 상기 제2중요도를 가지는 비트들의 비율에 의해 상기 제1독출 영역과 상기 제2독출 영역으로부터 부호화 비트들을 독출하는 과정을 포함함을 특징으로 하는 상기 방법.
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EP20020028629 EP1324527A1 (en) 2001-12-21 2002-12-20 Interleaving apparatus and method for symbol mapping in an HSDPA mobile communication system
JP2002371079A JP3748550B2 (ja) 2001-12-21 2002-12-20 高速ダウンリンクパケットアクセス移動通信システムにおけるシンボルマッピングのためのインターリービング装置及び方法
US10/324,215 US7200792B2 (en) 2001-12-21 2002-12-20 Interleaving apparatus and method for symbol mapping in an HSDPA mobile communication system
CNB02159600XA CN1274101C (zh) 2001-12-21 2002-12-21 Hsdpa移动通信系统中符号映射的交织装置和方法
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100462555B1 (ko) * 2002-07-22 2004-12-17 한국전자통신연구원 채널 가역성을 이용하는 통신시스템에서의인터리빙/디인터리빙 장치 및 그 방법

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744347B1 (ko) * 2001-10-29 2007-07-30 삼성전자주식회사 부호분할다중접속 이동통신시스템에서 데이터 송/수신장치 및 방법
US7193609B2 (en) 2002-03-19 2007-03-20 America Online, Inc. Constraining display motion in display navigation
US7236480B2 (en) * 2002-06-07 2007-06-26 Sandbridge Technologies, Inc. Method of first interleaving of a two interleaver transmitter
KR100520159B1 (ko) * 2003-11-12 2005-10-10 삼성전자주식회사 다중 안테나를 사용하는 직교주파수분할다중 시스템에서간섭신호 제거 장치 및 방법
JP4539107B2 (ja) * 2004-02-12 2010-09-08 富士通株式会社 送信装置、ビット配置方法
US20050180332A1 (en) * 2004-02-13 2005-08-18 Broadcom Corporation Low latency interleaving and deinterleaving
US7702968B2 (en) 2004-02-27 2010-04-20 Qualcomm Incorporated Efficient multi-symbol deinterleaver
WO2005086436A1 (ja) * 2004-03-03 2005-09-15 Mitsubishi Denki Kabushiki Kaisha パケット転送装置、パケット転送ネットワークシステム、および、端末装置
CN1961515A (zh) * 2004-07-14 2007-05-09 松下电器产业株式会社 多载波通信中的无线发送装置以及无线发送方法
WO2006030479A1 (ja) * 2004-09-13 2006-03-23 Matsushita Electric Industrial Co., Ltd. Ｍｉｍｏ−ｏｆｄｍシステムにおけるターボ符号化ビット割当てシステム及びターボ符号化ビット割当て再送信方法
KR101160765B1 (ko) * 2004-10-12 2012-06-28 어웨어, 인크. 트랜시버에서의 메모리 할당 방법
JP4722179B2 (ja) * 2005-04-28 2011-07-13 パナソニック株式会社 高次変調方式のレピティション依存型マッピング
US20090022079A1 (en) * 2005-05-04 2009-01-22 Fei Frank Zhou Method and apparatus for providing enhanced channel interleaving
US7685495B2 (en) * 2005-05-12 2010-03-23 Qualcomm Incorporated Apparatus and method for channel interleaving in communications system
US7430701B2 (en) * 2005-06-16 2008-09-30 Mediatek Incorporation Methods and systems for generating error correction codes
EP2001134A4 (en) * 2006-03-24 2009-06-24 Mitsubishi Electric Corp NESTING METHOD AND COMMUNICATION DEVICE
JP2009533973A (ja) * 2006-04-12 2009-09-17 アウェア， インコーポレイテッド パケット再送信ならびにメモリの共有
CN101106440B (zh) * 2006-07-14 2011-08-10 中兴通讯股份有限公司 一种混合自动重传请求比特收集和交织的方法和装置
CN100578998C (zh) * 2006-10-31 2010-01-06 华为技术有限公司 高速下行共享信道编码复用方法及系统
US8117514B2 (en) 2006-11-13 2012-02-14 Qualcomm Incorporated Methods and apparatus for encoding data in a communication network
CN101237388B (zh) * 2007-01-31 2012-02-15 华为技术有限公司 优先级队列配置方法、系统和设备
US8356234B2 (en) * 2007-06-15 2013-01-15 Samsung Electronics Co., Ltd. Apparatus and method for transmitting and receiving data in a mobile communication system
KR101409571B1 (ko) * 2007-06-15 2014-06-23 삼성전자주식회사 이동통신시스템의 데이터 송/수신 장치 및 방법
CN101453292B (zh) * 2007-11-30 2011-09-28 大唐移动通信设备有限公司 信道交织方法及装置
JP2010004416A (ja) * 2008-06-23 2010-01-07 Fujitsu Ltd 移動無線装置
EP2150001B1 (en) * 2008-08-01 2019-10-23 Telefonaktiebolaget LM Ericsson (publ) Technique for rate matching in a data transmission system
WO2010039013A2 (en) * 2008-10-01 2010-04-08 Lg Electronics Inc. Symbol-level random network coded cooperation with hierarchical modulation in relay communication
CN101895374B (zh) * 2010-07-20 2012-09-05 华为技术有限公司 速率匹配方法及装置
WO2013076156A1 (en) * 2011-11-21 2013-05-30 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Interleaving for layer-aware forward error correction
CN103929271B (zh) * 2014-03-28 2017-04-19 中国科学院自动化研究所 一种lte系统速率匹配的并行实现方法和装置
US20170134126A1 (en) * 2015-11-06 2017-05-11 Qualcomm Incorporated System and method for encoding and decoding header data portion of a frame
US10201026B1 (en) 2016-06-30 2019-02-05 Acacia Communications, Inc. Forward error correction systems and methods
US11296823B2 (en) * 2017-05-30 2022-04-05 Qualcomm Incorporated Priority based mapping of encoded bits to symbols
CN110663205B (zh) 2017-06-16 2021-07-09 华为技术有限公司 一种数据处理方法及数据处理装置
CN109150378B (zh) * 2017-06-16 2021-04-09 华为技术有限公司 一种数据处理方法及数据处理装置
CN109150199B (zh) 2017-06-17 2024-06-25 华为技术有限公司 一种极化Polar码的交织处理方法及装置
US10615913B2 (en) * 2017-09-13 2020-04-07 Ciena Corporation Forward error correction with compression coding
CN109787707B (zh) * 2017-11-10 2021-05-18 华为技术有限公司 交织方法和交织装置
US20200403640A1 (en) * 2018-01-12 2020-12-24 Lg Electronics Inc. Method for performing interleaving and interleaver
US10505676B1 (en) * 2018-08-10 2019-12-10 Acacia Communications, Inc. System, method, and apparatus for interleaving data
US10644835B1 (en) * 2018-10-12 2020-05-05 Samsung Electronics Co., Ltd. System and method for interleaving distributed CRC in polar codes for early termination
KR102478169B1 (ko) 2020-04-03 2022-12-16 한국전자통신연구원 디인터리빙 방법 및 이를 수행하는 디인터리빙 시스템
EP4356550A1 (en) 2021-06-18 2024-04-24 Signify Holding B.V. A method to facilitate adaptive bit loading by insertion of dummy bits prior to interleaving

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5689439A (en) * 1995-03-31 1997-11-18 Lucent Technologies, Inc. Switched antenna diversity transmission method and system
KR100330980B1 (ko) * 1997-11-10 2002-04-01 다치카와 게이지 인터리빙 방법, 인터리빙 장치 및 인터리빙 패턴 생성 프로그램이 기록된 기록 매체
WO2000064058A1 (fr) * 1999-04-16 2000-10-26 Fujitsu Limited Codeur et decodeur
US6351832B1 (en) * 1999-05-28 2002-02-26 Lucent Technologies Inc. Turbo code symbol interleaver
JP2001332980A (ja) 2000-05-19 2001-11-30 Sony Corp インタリーブ装置及びインタリーブ方法
KR100539862B1 (ko) 2001-04-04 2005-12-28 삼성전자주식회사 부호분할다중접속 이동통신시스템에서 데이타 송/수신장치및 방법
US7068701B2 (en) * 2001-04-16 2006-06-27 Motorola, Inc. Data transmission and reception within a spread-spectrum communication system
US7260770B2 (en) * 2001-10-22 2007-08-21 Motorola, Inc. Block puncturing for turbo code based incremental redundancy
WO2003040920A1 (en) * 2001-11-05 2003-05-15 Nokia Corporation Partially filling block interleaver for a communication system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100462555B1 (ko) * 2002-07-22 2004-12-17 한국전자통신연구원 채널 가역성을 이용하는 통신시스템에서의인터리빙/디인터리빙 장치 및 그 방법

Also Published As

Publication number Publication date
CN1274101C (zh) 2006-09-06
CN1433178A (zh) 2003-07-30
US20030120995A1 (en) 2003-06-26
CN1770675A (zh) 2006-05-10
US7200792B2 (en) 2007-04-03
JP3748550B2 (ja) 2006-02-22
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JP2003224615A (ja) 2003-08-08
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CN100499442C (zh) 2009-06-10

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