KR20030050675A - 메모리소자의 제조 방법 - Google Patents

Abstract

본 발명은 캐패시터의 높이가 증감함에 따른 주변회로영역에서의 금속배선 형성을 위한 콘택 식각공정의 부담을 감소시키도록 한 메모리소자의 제조 방법에 관한 것으로, 이를 위한 본 발명은 반도체기판 상부에 형성된 층간절연막상에 다수의 스토리지노드와 다수의 스토리지노드를 동시에 덮는 유전막을 형성한 후, 후속 플레이트노드에 접속될 하나의 금속배선용 콘택이 형성될 부분과 주변회로영역에 해당하는 층간절연막을 일부 식각하고, 일분 식각된 층간절연막을 관통하여 주변회로영역의 반도체기판에 접속되는 콘택패드와 유전막을 덮는 공통의 플레이트노드를 동시에 형성하며, 동일한 콘택깊이를 가지면서 플레이트노드와 콘택패드에 접속되는 금속배선을 동시에 형성한다.

Description

메모리소자의 제조 방법{Method for fabricating memory device}

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 메모리소자의 제조 방법에 관한 것이다.

최근에 반도체 소자의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다.

캐패시터의 정전 용량을 확보하기 위한 한 방안으로 캐패시터의 하부 전극(또는 스토리지노드)을 실린더(Cyclinder) 구조, 스택(Stack) 구조, 오목(Concave) 구조 등 다양한 구조로 형성하여 제한된 면적 하에서 캐패시터 하부 전극의 유효 표면적을 극대화시키고 있다.

상술한 구조를 갖는 캐패시터는 주로 COB(Capacitor Over Bitline) 형 메모리소자를 이룬다.

도 1은 종래기술에 따라 제조된 메모리소자를 도시한 도면이다.

도 1을 참조하여 종래기술에 따른 메모리소자의 제조 방법을 설명하면, 먼저 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체기판(11)에 필드산화막(12)을 형성하고, 반도체기판(11)상의 셀영역(Ⅰ)에 공지의 트랜지스터 및 비트라인(도시 생략)을 형성한 후, 전면에 층간절연막(13)을 형성한다.

다음으로, 층간절연막(13)을 선택적으로 식각하여 반도체기판(11)의 활성영역을 노출시키는 다수의 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀을 통해 반도체기판(11)에 접속되는 스토리지노드콘택(14)을 형성한다.

여기서, 스토리지노드콘택(14)이 접속되는 부분은 반도체기판(31)의 활성영역에 형성된 소스/드레인이고, 스토리지노드콘택(34)은 폴리실리콘이거나, 폴리실리콘/티타늄실리사이드/티타늄나이트라이드의 적층막일 수 있다.

계속해서, 스토리지노드콘택(14)이 매립된 층간절연막(13)상에 스토리지노드의 높이, 용량 및 구조를 결정짓는 캐패시터산화막(15)을 형성한 후, 캐패시터산화막(15)을 선택적으로 식각하여 스토리지노드(16)가 형성될 오목부(도시 생략)를 형성한다.

다음으로, 오목부내에만 스토리지노드(16)를 형성하여 이웃한 스토리지노드간을 격리시키며, 이러한 스토리지노드(16)의 형성 방법은 오목부를 포함한 전면에 스토리지노드를 형성하기 위한 제1전도막을 형성하고, 제1전도막을 화학적기계적연마하거나 에치백하여 형성한다.

다음으로, 스토리지노드(16)상에 이웃한 스토리지노드들을 공유하는 유전막(17)을 형성한 후, 유전막(17)상에 플레이트노드를 형성하기 위한 제2전도막을 증착한다.

계속해서, 제2전도막을 선택적으로 식각하여 유전막(17)상에 다수의 스토리지노드를 공유하는 X₁폭을 갖는 하나의 플레이트노드(18)를 형성한다. 이 때, 유전막(17)과 플레이트노드(18)은 셀영역(Ⅰ)에만 형성되며, 특히 플레이트노드(18)는 다수의 스토리지노드(16)를 충분히 덮어 캐패시터를 이룬다. 이때, 캐패시터를 이루는 폭은 X₂이다.

또한, 플레이트노드(18)는 플레이트노드(18)에 접속될 금속배선을 형성하기위해 플레이트노드(18)가 덮고 있는 다수의 스토리지노드(16)를 벗어나 셀영역(Ⅰ)의 일부분까지 연장된다. 이와 같이 스토리지노드를 벗어난 연장된 부분에 금속배선을 형성하므로써, Ti와 같은 금속이 포함된 금속배선으로부터 캐패시터로 Ti이 확산되는 것을 방지한다.

다음으로, 플레이트노드(18)를 포함한 전면에 제2층간절연막(19)을 증착 및 평탄화한 후, 플레이트노드(18)와 주변회로영역(Ⅱ)의 반도체기판에 접속될 금속배선(M1)을 형성하기 위한 금속화(Metallization) 공정을 실시한다.

먼저, 제3층간절연막(19)상에 감광막을 이용하여 콘택마스크를 형성한 후, 콘택마스크에 의해 노출된 제2층간절연막(19)을 식각하여 셀영역(Ⅰ)에 형성된 플레이트노드(18)의 일측 끝단을 노출시키는 제1금속배선용콘택홀(C₁)을 형성한다.

동시에 주변회로영역(Ⅱ)의 제2층간절연막(19), 캐패시터산화막(15), 제1층간절연막(13)을 동시에 식각하여 주변회로영역(Ⅱ)의 반도체기판(11)의 표면을 노출시키는 제2금속배선용콘택홀(C₂)을 형성한다.

이 때, 제1,2금속속배선용콘택홀(C₁,C₂) 형성은 독립적으로 진행할 수도 있다.

후속 공정으로, 도면에 도시되지 않았지만, 제1,2금속배선용콘택홀들(C₁,C₂)을 포함한 전면에 금속막을 증착한 후, 금속막을 선택적으로 패터닝하여 제1금속배선용콘택홀(C₁)에 매립되면서 플레이트노드(18)에 접속되는 금속배선(M1)과 주변회로영역(Ⅱ)의 반도체기판(11)에 접속되는 금속배선(M1)을 동시에 형성한다.

그러나, 상술한 종래기술은 캐패시터의 높이가 증가하면 캐패시터산화막의 두께가 증가됨에 따라 주변회로영역의 금속배선용 콘택홀을 형성하기 위한 식각 두께가 매우 커진다.

결국, 셀영역에 비해 식각두께가 큰 주변회로영역에서의 식각 공정의 부담이 증가하여 식각장치의 교체나 고선택비 식각 조건 또는 고선택비 식각가스를 필요로 하는 문제점이 있다.

결국, 최근에 주로 적용되고 있는 장치나 조건으로는 선택비나 고종횡비(High Aspect Ratio; HAR)를 극복할 수 있는 없는 문제가 있다.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 캐패시터의 높이가 증감함에 따른 주변회로영역에서의 금속배선 형성을 위한 콘택 식각공정의 부담을 감소시키는데 적합한 메모리소자의 제조 방법을 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 메모리소자를 도시한 도면,

도 2a 내지 도 2e는 본 발명의 실시예에 따른 메모리소자의 제조 방법을 도시한 공정 단면도.

*도면의 주요 부분에 대한 부호의 설명

21 : 반도체기판 22 : 필드산화막

23 : 제1층간절연막 24 : 스토리지노드콘택

25 : 캐패시터산화막 26 : 스토리지노드

27 : 유전막 28 : 마스크

29 : 제2층간절연막 31 : 플레이트노드

32 : 금속배선(M1)

상기의 목적을 달성하기 위한 본 발명의 메모리소자의 제조방법은 셀영역과 주변회로영역이 정의된 반도체기판의 상기 셀영역 상부에 층간절연막을 형성하는 단계, 상기 셀영역의 상기 층간절연막상에 캐패시터를 이룰 제1영역까지 다수의 스토리지노드를 형성하는 단계, 상기 다수의 스토리지노드를 동시에 덮으면서 상기 셀영역의 나머지 제2영역을 덮는 하나의 유전막을 형성하는 단계, 상기 제2영역을 덮는 상기 유전막의 일부와 상기 제1영역을 벗어난 상기 층간절연막의 일부를 동시에 식각하여 상기 제1영역보다 낮은 단차를 갖는 제3영역을 형성하는 단계, 상기 제3영역에서 잔류하는 상기 층간절연막을 관통하여 상기 주변회로영역의 반도체기판에 접속되는 콘택패드와 상기 제1영역 및 상기 제2영역을 덮는 공통의 플레이트노드를 동시에 형성하는 단계, 상기 플레이트노드를 포함한 전면에 제2층간절연막을 형성하는 단계, 및 상기 제2층간절연막을 관통하여 상기 제2영역을 덮는 상기 플레이트노드의 일측 끝단을 노출시키는 하나의 제2콘택홀과 상기 콘택패드를 노출시키는 다른 하나의 제2콘택홀을 동시에 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 메모리소자의 제조 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 정의된 반도체기판(21)에 소자간 격리를 위한 필드산화막(22)을 형성하고, 반도체기판(31)상의 셀영역(Ⅰ)에 공지의 트랜지스터 및 비트라인(도시 생략)을 형성한 후, 전면에 제1층간절연막(33)을 형성한다.

다음으로, 제1층간절연막(33)을 선택적으로 식각하여 반도체기판(21)의 활성영역을 노출시키는 다수의 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀을 통해 반도체기판(21)에 접속되는 스토리지노드콘택(24)을 형성한다.

여기서, 스토리지노드콘택(24)이 접속되는 부분은 반도체기판(21)의 활성영역에 형성된 소스/드레인이고, 또한 스토리지노드콘택(24)은 폴리실리콘이거나 폴리실리콘/티타늄실리사이드/티타늄나이트라이드의 적층막일 수 있다.

계속해서, 스토리지노드콘택(24)이 매립된 제1층간절연막(23)상에 스토리지노드의 높이, 용량 및 구조를 결정짓는 캐패시터산화막(25)을 형성한 후, 캐패시터산화막(25)을 선택적으로 식각하여 스토리지노드(26)가 형성될 오목부를 형성한다.

다음으로, 오목부내에만 스토리지노드(26)를 형성하여 이웃한 스토리지노드간을 격리시키며, 이러한 스토리지노드(26)의 형성 방법은 오목부를 포함한 전면에 스토리지노드를 형성하기 위한 제1전도막을 형성하고, 제1전도막을 화학적기계적연마하거나 에치백하여 형성한다.

다음으로, 스토리지노드(26)상에 이웃한 스토리지노드들(26)을 공유하는 유전막(27)을 형성한 후, 유전막(27)을 포함한 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 플레이트노드가 형성될 영역(x₁)보다는 작으면서 캐패시터를 이루는 영역(x₂)보다는 큰 영역을 덮고 나머지 부분을 노출시키는 마스크(28)를 형성한다.

다음으로, 도 2b에 도시된 바와 같이, 마스크(28)에 의해 노출된 부분, 예컨대, 캐패시터산화막(25)을 소정 두께만큼 식각하여 캐패시터를 이루는 영역(x₂)과의 단차를 발생시킨다. 즉, 캐패시터를 이루는 영역(x₂)에 대해 캐패시터산화막의 식각부분은 그 높이가 낮다.

그리고, 캐패시터산화막(25)의 식각은 제1층간절연막(23)까지는 이르지 않고 현재 적용되고 있는 식각장치의 식각능력을 고려하여 그 식각두께를 조절한다.

도 2c에 도시된 바와 같이, 단차가 발생된 캐패시터산화막(25)을 포함한 전면에 후속 주변회로영역(Ⅱ)의 금속배선의 콘택홀이 형성될 영역을 노출시키는 제1콘택마스크(29)를 형성한 후, 제1콘택마스크(29)에 의해 노출된 캐패시터산화막(25)을 식각하고 연속해서 캐패시터산화막(25) 식각후 노출되는 제1층간절연막(23)을 식각하여 주변회로영역(Ⅱ)의 반도체기판(21)을 노출시키는 1차 콘택홀(30)을 형성한다.

도 2d에 도시된 바와 같이, 제1콘택마스크(29)를 제거한 후 1차 콘택홀(30)을 포함한 전면에 플레이트노드를 형성하기 위한 제2전도막을 형성한다. 그리고, 제2전도막을 선택적으로 식각하여 플레이트노드(31)를 형성함과 동시에 1차 콘택홀(30)을 통해 주변회로영역(Ⅱ)의 반도체기판(21)에 접속되는 콘택패드(32)를 형성한다.

도 2e에 도시된 바와 같이, 플레이트노드(31) 및 콘택패드(32)를 포함한 전면에 제2층간절연막(33)을 증착 및 평탄화한 후, 플레이트노드(31)와 콘택패드(32)에 접속될 금속배선(M1)을 형성하기 위한 금속화 공정을 실시한다.

먼저, 제2층간절연막(33)상에 감광막을 이용한 제2콘택마스크(도시 생략)를 형성한 후, 제2콘택마스크에 의해 노출된 제2층간절연막(33)을 식각하여 플레이드노드(31)를 노출시키는 제1금속배선용콘택홀(C₁)을 형성하고, 동시에 콘택패드(32)를 노출시키는 제2금속배선용콘택홀(C₂)을 형성한한다.

이 때, 제1금속배선용콘택홀(C₁)과 제2금속배선용콘택홀(C₂)의 깊이는 동일하다.

한편, 제1금속배선용콘택홀(C₂)과 제2금속배선용콘택홀(C₂)을 2차 콘택홀이라 하면, 미리 1차 콘택홀을 형성하여 콘택패드(32)를 형성하고 있으므로 1차 콘택홀, 특히 제2금속배선용콘택홀(C₂)을 형성하기 위한 식각공정이 제2층간절연막(23)에서만 이루어지므로 식각에 대한 부담이 감소한다.

예컨대, 종래 금속배선(M1)을 형성하기 위한 콘택 식각에서 가능한 식각두께가 22,000Å라고 하면, 콘택패드(32)를 미리 형성하므로써 그 2배인 44,000Å까지는 식각두께의 여유가 있다.

이로써, 통상의 식각장치를 이용하면서도 고종횡비를 갖는 금속배선 콘택공정이 가능하다.

도면에 도시되지 않았지만, 후속 공정으로 2차 콘택홀을 포함한 전면에 금속배선을 형성하기 위한 금속막을 형성한 후, 금속막을 선택적으로 식각하여 플레이트노드(31)와 콘택패드(32)에 접속되는 금속배선(M1)을 형성한다.

상술한 실시예에서는 오목형 캐패시터를 구비한 메모리소자에 대해 설명하였으나, 캐패시터산화막을 제거한 후 유전막과 플레이트노드를 형성하는 실린더형 캐패시터를 구비하는 메모리소자에도 적용 가능하다.

즉, 전술한 실시예와 동일한 방법으로 콘택패드 및 플레이트노드를 형성하되, 캐패시터산화막이 일부 식각되는 것이 아니라 제1층간절연막이 일부 식각되어 낮은 단차 지역을 형성하는 것이다.

이 때, 제1층간절연막의 식각은 반도체기판의 표면이 드러나지 않도록 해야 한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 금속콘택을 형성할 수 있는 타겟 높이(Target Height)를 현재 수준의 2배 이상으로 높일 수 있으므로 신규 투자를 최소화하면서 통상의 식각장치 및 방법을 적용하여 비용을 절감할 수 있는 효과가 있다.

Claims (3)

1. 셀영역과 주변회로영역이 정의된 반도체기판의 상기 셀영역 상부에 층간절연막을 형성하는 단계;

   상기 셀영역의 상기 층간절연막상에 캐패시터를 이룰 제1영역까지 다수의 스토리지노드를 형성하는 단계;

   상기 다수의 스토리지노드를 동시에 덮으면서 상기 셀영역의 나머지 제2영역을 덮는 하나의 유전막을 형성하는 단계;

   상기 제2영역을 덮는 상기 유전막의 일부와 상기 제1영역을 벗어난 상기 층간절연막의 일부를 동시에 식각하여 상기 제1영역보다 낮은 단차를 갖는 제3영역을 형성하는 단계;

   상기 제3영역에서 잔류하는 상기 층간절연막을 관통하여 상기 주변회로영역의 반도체기판에 접속되는 콘택패드와 상기 제1영역 및 상기 제2영역을 덮는 공통의 플레이트노드를 동시에 형성하는 단계;

   상기 플레이트노드를 포함한 전면에 제2층간절연막을 형성하는 단계; 및

   상기 제2층간절연막을 관통하여 상기 제2영역을 덮는 상기 플레이트노드의 일측 끝단을 노출시키는 하나의 제2콘택홀과 상기 콘택패드를 노출시키는 다른 하나의 제2콘택홀을 동시에 형성하는 단계

   를 포함하여 이루어짐을 특징으로 하는 메모리소자의 제조 방법.
2. 제1항에 있어서,

   상기 제3영역을 형성하는 단계는,

   상기 유전막상에 상기 제1영역보다는 크고 상기 제2영역보다는 작은 부분을 덮는 마스크를 형성하는 단계;

   상기 마스크에 의해 노출된 상기 유전막과 상기 층간절연막의 일부를 동시에 식각하여 상기 제3영역을 형성하는 단계

   를 포함하여 이루어짐을 특징으로 하는 메모리소자의 제조 방법.
3. 제1항에 있어서,

   상기 제3영역을 형성하는 단계에서,

   상기 주변회로영역의 상기 층간절연막의 식각은 상기 반도체기판의 표면 상부로 소정 두께로 잔류할 때까지 이루어짐을 특징으로 하는 메모리소자의 제조 방법.