KR20030049166A - A fabricating method of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a fine pattern of a semiconductor device.
DRAM 소자의 설계규칙 감소에 따라 해당 선폭(Pitch)에서 워드라인 또는 비트라인 등의 패턴 사이즈를 감소시키는 것 즉, 패턴 사이의 스페이스를 증가시키는 것이 사진식각기술의 해상력 등에 대한 문제로 한계에 이르고 있다.As the design rules of DRAM devices decrease, reducing the size of patterns such as word lines or bit lines in the corresponding pitch, that is, increasing the space between patterns, has reached a limit due to the resolution of photolithography technology. .
또한, 해당 선폭에서 워드라인 또는 비트라인 등의 패턴 사이즈를 감소시켜야 하는 이유는 다음과 같다.In addition, the reason for reducing the pattern size of the word line or the bit line in the line width is as follows.
첫째로, 선폭의 종횡비를 완화시켜 후속 층간절연막 증착 공정의 갭-필(Gap-fill) 마진을 향상시킨다.First, the aspect ratio of the line width is relaxed to improve the gap-fill margin of subsequent interlayer dielectric deposition processes.
둘째로, 라인 스페이스 증가로 인한 서브 액티브 또는 서브 플러그 패드 등의 하부층과의 접촉 면적을 증가시켜 셀 메모리의 콘택 저항을 감소시킨다.Second, the contact resistance of the cell memory is reduced by increasing the contact area with the lower layer such as the sub-active or sub-plug pad due to the increased line space.
그러나, 전술한 바와 같은 이유로 비트라인 또는 워드라인 등의 패턴 사이즈를 감소시켜야 함에도 불구하고 종래의 패턴 형성은 다음과 같은 문제점이 발생한다.However, although the pattern size of the bit line or the word line must be reduced for the same reason as described above, the conventional pattern formation causes the following problems.
즉, 사진식각공정으로 가능한 포토레지스트 패턴을 형성하고, 이를 건식식각을 통해 포토레지스트를 등방성으로 식각함으로써 패턴 사이즈를 물리적으로 감소시킨 후, 사이즈가 감소된 포토레지스트 패턴을 이용하여 워드라인 또는 비트라인을 패터닝하는 방법이 이용되어 왔으나, 이는 포토레지스트의 손실을 감수해야하므로 후속 하드마스크 또는 워드라인 또는 비트라인 등의 건식식각에서 충분한 포토레지스트를 확보하는 것이 어려워지고, 포토레지스트의 어택(Attack)으로 인한 라인 충실도(Fidelity)의 악화를 동반하게 된다.That is, a photoresist pattern is formed by a photolithography process, and the pattern size is physically reduced by isotropically etching the photoresist through dry etching, and then a word line or a bit line is used by using the reduced photoresist pattern. Has been used, but it is difficult to secure sufficient photoresist in subsequent hard masks or dry etching such as word lines or bit lines, since it has to bear the loss of the photoresist. Accompanied by deterioration of line fidelity.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 별도의 장비나 공정의 추가없이 미세 패턴을 형성할 수 있는 반도체 소자 제조 방법을제공하는데 그 목적이 있다.The present invention proposed to solve the problems of the prior art as described above, an object of the present invention is to provide a method for manufacturing a semiconductor device that can form a fine pattern without the addition of additional equipment or processes.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 반도체 소자의 게이트전극 형성 공정을 도시한 단면도.1A to 1G are cross-sectional views illustrating a gate electrode forming process of a semiconductor device according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10 : 기판11 : 게이트 절연막10 substrate 11 gate insulating film
12 : 게이트전극16 : 마스크층12 gate electrode 16 mask layer
상기와 같은 문제점을 해결하기 위해 본 발명은, 전도층 상에 희생막과 하드마스크를 차례로 형성하는 단계; 상기 하드마스크를 선택적으로 식각하여 하드마스크 패턴을 형성하되, 패턴이 형성될 상기 전도층과 오버랩되는 상부에서 상기 희생막이 노출되도록 음각으로 형성하며, 그 양측벽이 경사를 갖도록 하는 단계; 상기 하드마스크 패턴을 식각마스크로 해서 상기 희생막을 식각하여 패턴이 형성될 상기 전도층 표면을 노출시키는 오픈부를 형성하는 단계; 상기 오픈부를 매립하며 상기 생막과 평탄화된 마스크층을 형성하는 단계; 상기 희생막을 제거하는 단계; 및 상기 마스크층을 식각마스크로 해서 상기 전도층을 식각하여 마스크층과 전도층이 적층된 도전패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.In order to solve the above problems, the present invention comprises the steps of sequentially forming a sacrificial film and a hard mask on the conductive layer; Selectively etching the hard mask to form a hard mask pattern, wherein the hard mask is intaglio so that the sacrificial film is exposed at an upper portion overlapping with the conductive layer on which the pattern is to be formed, and the side walls of the hard mask are inclined; Etching the sacrificial layer using the hard mask pattern as an etch mask to form an open portion exposing a surface of the conductive layer on which the pattern is to be formed; Filling the open parts to form a planarized mask layer with the film; Removing the sacrificial layer; And etching the conductive layer using the mask layer as an etch mask to form a conductive pattern in which the mask layer and the conductive layer are stacked.
본 발명은 희생막과 하드마스크를 형성한 후 시잔식각 공정의 해상력이 가능한 범위에서 하드마스크를 음각으로 패터닝하되, 그 측면에 인위적으로 양의 경사를 갖도록 하여 하드마스크 패턴 사이의 폭을 감소 즉, 후속 도전패턴의 패턴 사이즈를 감소시킨 후, 일련의 공정에 의해 미세화된 도전패턴을 형성함으로써, 도전패턴 예컨대, 게이트전극 또는 비트라인의 사이즈를 감소시킬 수 있도록 하며, 전술한 경사에 의해 후속 도전패턴의 사이즈를 제어할 수 있도록 하는 것을 기술적 특징으로 한다.In the present invention, after forming the sacrificial layer and the hard mask, the hard mask is negatively patterned in the range where the resolution of the residual residue etching process is possible. After reducing the pattern size of the subsequent conductive pattern, by forming a conductive pattern refined by a series of processes, it is possible to reduce the size of the conductive pattern, for example, the gate electrode or the bit line, and the subsequent conductive pattern by the aforementioned inclination. It is a technical feature to be able to control the size of.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can more easily implement the present invention.
도 1a 내지 도 1g는 본 발명의 일실시예에 따른 게이트전극 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 후술한다.1A to 1G are cross-sectional views illustrating a gate electrode forming process according to an embodiment of the present invention, which will be described later in detail.
한편, 후술하는 본 발명의 일실시예에서는 반도체 소자의 도전패턴 중 게이트전극 형성 공정을 그 일예로 하는 바, 이는 비트라인 등 그 상부에 마스크층을 갖는 모든 도전패턴에 적용이 가능하다.Meanwhile, in an embodiment of the present invention described below, a gate electrode forming process among the conductive patterns of the semiconductor device is taken as an example, and this may be applied to all conductive patterns having a mask layer thereon such as bit lines.
먼저 도 1a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소 예컨대, 필드산화막과 소스/드레인 접합 등의 불순물 확산영역이 형성된 기판(10) 상에 산화막 등의 게이트절연막(11)과 게이트전극용 전도층(12')을 형성한 다음, 전도층(12') 상에 희생막(13)과 하드마스크(14')를 형성한 다음, 게이트전극 형성용 포토레지스트 패턴(15)을 형성한다.First, as shown in FIG. 1A, a gate insulating film 11 such as an oxide film and a gate electrode are formed on a substrate 10 on which various elements for forming a semiconductor device, for example, an impurity diffusion region such as a field oxide film and a source / drain junction, are formed. After the conductive layer 12 'is formed, the sacrificial layer 13 and the hard mask 14' are formed on the conductive layer 12 ', and then the photoresist pattern 15 for forming the gate electrode is formed.
여기서, 전도층(12')으로 사용되는 물질은 통상적인 게이트전극 또는 비트라인을 이루는 물질로서 폴리실리콘, W, WSix, CoSix, Ti 또는 TiN 등을 단독 또는 적층하여 사용하며, 하드마스크(14')는 후속 식각에 의한 경사 유발이 가능하고 희생막(13) 식각시 마스크로서의 역할이 가능한 모든 물질을 사용할 수 있는 바, 폴리실리콘, 비정질실리콘 또는 실리콘산화질화막 등이 그 바람직한 예이다. 또한, 하드마스크(14')는 후속 식각에 따른 경사의 조절이 용이하고 희생막(13)을 패터닝할때 요구되는 높이를 고려하여 500Å ∼ 2000Å의 두께로 형성하는 것이 바람직하다.Herein, the material used as the conductive layer 12 'is a material forming a conventional gate electrode or bit line. Polysilicon, W, WSi x , CoSi x , Ti, or TiN, or the like is used alone or in a stack, and a hard mask ( 14 ') may be any material capable of inducing inclination by subsequent etching and serving as a mask when etching the sacrificial layer 13, and polysilicon, amorphous silicon, or silicon oxynitride layer are preferable examples. In addition, the hard mask 14 ′ is preferably formed to have a thickness of 500 kPa to 2000 kPa in consideration of the height required for patterning the sacrificial layer 13 and easy adjustment of the inclination due to subsequent etching.
희생막(13)은 후속 평탄화 공정과 게이트 마스크층의 두께에서 요구되는 높이를 고려하여 1000Å ∼ 10000Å의 두께로 형성하는 것이 바람직하며, SOG(Spin On Glass) 형태를 이용하여 평탄성을 높이는 것이 중요하며, 폴리머계열의 저유전율막 예컨대, SiLK(Silica Low-K), BCB(BenzoCycloButene) 또는 FLARE 등을 이용하며, 일반적인 산화막 계열도 사용이 가능하다.The sacrificial film 13 is preferably formed to have a thickness of 1000 kHz to 10000 후속 in consideration of the height required in the subsequent planarization process and the thickness of the gate mask layer, and it is important to increase the flatness by using a spin on glass (SOG) shape. In addition, a polymer-based low dielectric constant film such as SiLK (Silica Low-K), BCB (BenzoCycloButene) or FLARE may be used, and a general oxide film series may also be used.
다음으로, 도 1b에 도시된 바와 같이 포토레지스트 패턴(15)을 식각마스크로 하여 하드마스크(14')를 식각하여 하드마스크 패턴(14')을 형성하며, 후속 게이트전극이 형성될 전도층(12')과 오버랩되는 상부에서 희생막(13)이 노출되도록 음각으로 형성하며, 이 때 경사 식각을 유발하는 레시피를 이용하여 하드마스크 패턴(14) 양측벽에서 양의 각도로 경사를 갖도록 한다. 따라서, 후속 게이트전극의 패턴 사이즈는 'd1'에서 'd2'로 감소된다.Next, as illustrated in FIG. 1B, the hard mask 14 ′ is etched using the photoresist pattern 15 as an etch mask to form a hard mask pattern 14 ′, and a conductive layer on which a subsequent gate electrode is to be formed ( 12 ') and the sacrificial film 13 is formed in an intaglio so as to be exposed at the upper portion overlapped with, and at this time, by using a recipe that causes an inclined etching to have a slope at a positive angle on both side walls of the hard mask pattern (14). Therefore, the pattern size of the subsequent gate electrode is reduced from 'd1' to 'd2'.
전술한 경사를 갖는 식각 메카니즘은 폴리머를 과량 발생시켜 경사진 식각단면을 갖는 SAC 공정에서와 유사한 것이다.The etch mechanism with the aforementioned inclination is similar to that in the SAC process with an inclined etch section due to excessive generation of polymer.
다음으로, 도 1c에 도시된 바와 같이 하드마스크 패턴(14)을 식각마스크로 해서 희생막(13)을 식각하여 전도층(12') 표면을 노출시키는 오픈부(20)를 형성한다.Next, as shown in FIG. 1C, the sacrificial layer 13 is etched using the hard mask pattern 14 as an etch mask to form an open portion 20 exposing the surface of the conductive layer 12 ′.
이 때, 전술한 저유전율막 계열의 희생막(13)은 O2/N2/CH4, O2/N2, O2/SO2및O2/CO으로 이루어진 혼합가스 그룹으로부터 선택된 어느 하나의 혼합가스를 이용하여 식각하며, 산화막 계열의 희생막(13)은 습식 케미컬을 이용하여 식각한다.In this case, the above-described low dielectric constant film-based sacrificial film 13 is any one selected from a mixed gas group consisting of O 2 / N 2 / CH 4 , O 2 / N 2 , O 2 / SO 2 and O 2 / CO. It is etched using a mixed gas of, and the oxide-based sacrificial film 13 is etched using a wet chemical.
저유전율막 식각시 전술한 O2가스를 기준가스로 하는 이유는 이러한 O2분위기의 건식식각에서 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 함) 혹은 물리기상증착(Physical Vapor Deposition; 이하 PVD라 함)에 의해 형성된 막에 대해서 거의 무한대의 선택비를 가지므로 하드마스크 패턴(14)이나 전도층(12')에 어택없이 트렌치(Trench) 형상의 오픈부(20)를 갖도록 식각하는 것이 가능하기 때문이며, 고밀도 또는 중밀도 플라즈마 방식의 식각 반응기에서 실시하는 것이 바람직하다.The reason why the above-described O 2 gas is used as a reference gas for low dielectric constant film etching is called chemical vapor deposition (CVD) or physical vapor deposition (PVD) in dry etching in an O 2 atmosphere. It is possible to etch to have a trench-shaped open portion 20 without attacking the hard mask pattern 14 or the conductive layer 12 'because the selectivity of the film formed by the film is almost infinite. For this reason, it is preferable to carry out in the etching reactor of a high density or a medium density plasma system.
다음으로, 도 1d에 도시된 바와 같이 오픈부(20)를 충분히 매립하도록 후속 게이트전극 캐핑층 역할을 하는 마스크층(16)을 형성하는 바, 통상적인 실리콘질화막, 실리콘산화막 또는 실리콘산화질화막 등을 이용한다.Next, as shown in FIG. 1D, a mask layer 16 serving as a subsequent gate electrode capping layer is formed to sufficiently fill the open portion 20. A conventional silicon nitride film, silicon oxide film, or silicon oxynitride film may be formed. I use it.
다음으로, 도 1e에 도시된 바와 같이 희생막(13) 표면이 노출될 때까지 마스크층(16)과 하드마스크 패턴(14)을 CMP또는 전면식각 등을 통해 제거 및 평탄화함으로써, 희생막(13)과 마스크층(16)이 평탄화된 구조를 형성한다.Next, as shown in FIG. 1E, the mask layer 16 and the hard mask pattern 14 are removed and planarized through CMP or full surface etching until the surface of the sacrificial layer 13 is exposed. ) And the mask layer 16 form a planarized structure.
다음으로, 도 1f에 도시된 바와 같이 희생막(13)을 제거하는 바, 전술한 식각공정에서와 동일한 조건 하에서 실시하며, 계속해서 도 1g에 도시된 바와 같이 마스크층(16)을 식각마스크로해서 전도층(12')을 식각하여 마스크층(16)과 전도층 예컨대, 게이트전극(12)이 적층된 도전패턴을 형성하며, 이 때 게이트절연막(11)패턴을 동시에 형성할 수 있다.Next, as shown in FIG. 1F, the sacrificial film 13 is removed, and the sacrificial film 13 is removed under the same conditions as in the above-described etching process, and the mask layer 16 is subsequently etched as shown in FIG. 1G. Thus, the conductive layer 12 'is etched to form a conductive pattern in which the mask layer 16 and the conductive layer, for example, the gate electrode 12 are stacked. At this time, the gate insulating layer 11 pattern may be simultaneously formed.
전술한 본 발명은 하드마스크 패턴을 음각으로 패터닝하며, 그 측벽에 경사를 갖도록 하여 게이트전극 등의 패턴 사이즈를 감소시킴으로써, 다음과 같은 장점이 있음을 실시예를 통해 알아 보았다.The present invention described above has been found to have the following advantages by patterning the hard mask pattern intaglio and reducing the size of the pattern of the gate electrode such as to have a slope on the sidewall thereof.
첫째, 게이트전극 또는 비트라인 등 반도체 소자의 해당 선폭에서 사진식각 공정의 해상력 한계를 극복하고 그 사이즈를 감소시키는 것이 가능하게 함으로써 후속 공정 마진과 접촉면적 확보 측면에 효과적으로 기여함으로써, 수율 향상에 기여하여 경제적인 효과를 증대시킨다.First, it is possible to overcome the resolution limitation of the photolithography process and reduce the size at the corresponding line width of the semiconductor device such as the gate electrode or the bit line, thereby contributing to the improvement of yield by effectively contributing to the subsequent process margin and contact area securing. Increase economic effects
둘째, 종래의 게이트전극 등의 패턴 사이즈를 감소시키는 방법인 포토레지스트를 손실시키는 방법에서 발생하는 패턴 충실도 감소와 후속 건식식각 공정에서 포토레지스트 부족 현상을 피할 수 있어 양호한 라인을 확보하는 것이 가능하다.Second, it is possible to reduce the pattern fidelity caused by the method of reducing the photoresist, which is a method of reducing the pattern size of the conventional gate electrode and the like, and to avoid the photoresist shortage in the subsequent dry etching process, thereby ensuring a good line.
세째, 하드마스크 건식식각시 경사도를 조절하여 최종 형성되는 게이트전극 등의 패턴 사이즈를 제어하는 것이 가능하므로, 요구되는 패턴 사이즈를 얻는 것이 용이하다.Third, since it is possible to control the pattern size of the gate electrode or the like to be formed by adjusting the inclination during the hard mask dry etching, it is easy to obtain the required pattern size.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은, 별도의 장비나 공정의 추가없이 미세 패턴을 형성할 수 있으며 그 패턴 사이즈를 효과적으로 제어할 수 있어, 궁극적으로 반도체 소자의 수율 및 가격 경쟁력을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.The present invention described above can form a fine pattern without the addition of additional equipment or processes, and can effectively control the size of the pattern, and ultimately, the excellent effect of improving the yield and price competitiveness of the semiconductor device can be expected. have.
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