KR20030048453A - 전송기 이득에 기초한 전송기 바이어스 전류의 조정 - Google Patents

전송기 이득에 기초한 전송기 바이어스 전류의 조정 Download PDF

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KR20030048453A
KR20030048453A KR10-2003-7006105A KR20037006105A KR20030048453A KR 20030048453 A KR20030048453 A KR 20030048453A KR 20037006105 A KR20037006105 A KR 20037006105A KR 20030048453 A KR20030048453 A KR 20030048453A
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Abstract

전송기의 신호 이득에 기초하여 전송기의 능동 회로에 대한 바이어스 전류를 조정하는 기술. 바이어스 전류는 선형성, 잡음 지수, 주파수 응답 등을 포함하는 다양한 성능에 영향을 미친다. 필요한 레벨의 성능을 제공하는 바이어스 전류량은 전력 레벨에 의존하며, 이는 전송 신호 경로의 가변 이득 소자를 제어하는데 이용되는 이득 제어 신호로부터 추정될 수 있다. 처음에, 전송 신호 경로의 하나 이상의 가변 이득 소자에 대한 하나 이상의 이득 제어 신호가 수신되는데, 각각의 이득 제어 신호는 능동 회로에 의해 조작될 신호의 진폭을 나타낸다. 그 다음, 능동 회로의 바이어스 전류가 수신된 이득 제어 신호(들)에 따라 조정된다. 적절한 회로 성능을 보장하기 위해, 바이어스 전류는 상한값 (Imax) 과, Imax의 백분율로 설정될 수 있는 하한값 (Imin) 에 의해 규정된 범위내로 제한될 수 있다. Imax와 Imin은 프로그램 가능한 전류원에 의해 생성될 수 있으며, 온도와 전원 변동을 보상할 수도 있다.

Description

전송기 이득에 기초한 전송기 바이어스 전류의 조정{ADJUSTMENT OF TRANSMITTER BIAS CURRENT BASED ON TRANSMITTER GAIN}
발명의 배경
Ⅰ. 발명의 분야
본 발명은 통신 회로에 관한 것이다. 보다 구체적으로, 본 발명은 전송기의 신호 이득에 기초하여 전송기 회로의 바이어스 전류를 조정하는 신규하고 향상된 기술에 관한 것이다.
Ⅱ. 관련 기술의 설명
여러가지 설계 고려사항으로 인해, 고성능 전송기의 설계가 시도되고 있다. 첫째, 많은 애플리케이션에 대해 고성능이 요구된다. 고성능은 능동 장치 (active devices ; 예를 들어, 증폭기, 믹서 등) 의 선형성과 이들의 잡음 성능에 의해 규정될 수 있다. 둘째, 셀룰러 통신 시스템과 같은 몇가지 애플리케이션에 대해서는, 셀폰 또는 원격국의 이동가능한 특징으로 인해, 저전력 소비가 중요한 설계 목표이다. 일반적으로, 고성능과 저전력 소비는 상충하는 설계 제약을 부여한다.
상술한 설계 목표 이외에, 어떤 전송기들은 이들의 전송 출력 전력에 광범위한 조정을 제공할 것이 요구된다. 이러한 광범위 전력 조정을 요하는 애플리케이션의 하나가 CDMA (Code Division Multiple Access) 통신 시스템이다. CDMA시스템에서는, 각 사용자로부터의 신호가 전체 시스템 대역 (예를 들어, 1.2288 MHz) 에 대해 스펙트럼 확산된다. 따라서, 전송 중인 각 사용자로부터 전송된 신호는 시스템내의 다른 사용자들의 신호에 대해 간섭 (interference) 으로 작용한다. 시스템 용량을 증가시키기 위해, 전송 중인 각 원격국의 출력 전력은, 다른 사용자들에 대한 간섭을 최소화하면서 필요한 성능 레벨 (예를 들어, 특정한 BER (bit error rate)) 이 유지되도록 조정된다.
원격국으로부터 전송된 신호는, 경로 손실 및 페이딩을 포함하는 다양한 전송 현상들에 의해 영향을 받는다. 이러한 현상들은, 전송 전력을 제어해야 할 필요성과 함께, 요구되는 전송 전력 제어 범위에 대해 어려운 스펙 (specification) 을 부여할 수 있다. 실제로, CDMA 시스템의 경우, 각각의 원격국 전송기는 약 85 dB 의 범위에 대해 그 출력 전력을 조정할 수 있어야 한다.
또한, 원격국 전송기의 선형성이 CDMA 시스템에 대해 지정된다 (즉, ACPR (adjacent channel power rejection) 스펙에 의해 간접적으로). 대개의 능동 회로의 경우, 선형성은 회로를 바이어스하는데 이용되는 전류량에 의해 부분적으로 결정된다. 일반적으로 보다 큰 바이어스 전류량을 이용함으로써, 보다 큰 선형성을 실현할 수 있다. 또한, 보다 큰 신호 레벨에 대해서는 보다 넓은 범위의 선형성이 필요한데, 이는 다시 보다 큰 바이어스 전류량을 이용함으로써 실현될 수 있다.
(높은 것을 포함하여) 모든 출력 전력 레벨에서 필요한 레벨의 선형성을 실현하기 위해, 전송 신호 경로의 능동 회로를 다량의 전류로 바이어스할 수 있다.예를 들어, 능동 회로는 최대로 지정된 출력 전력 레벨에서 필요한 레벨의 선형성 을 제공하는 바이어스 전류량으로 바이어스될 수 있다. 이는, 모든 전송 전력 레벨에서 필요한 레벨의 선형성이 제공된다는 것을 보장한다. 그러나, 이러한 방식은 항상, 심지어 낮은 출력 전력 레벨에서 전송이 일어나는 동안에도, 다량의 바이어스 전류를 소비하므로, 전력 소비의 낭비를 초래하게 된다.
따라서, 전력을 보전하면서 전송 신호 경로의 회로들에 대한 바이어스 전류를 조정하여 필요한 선형성을 제공하는 기술이 상당히 요청되고 있다.
발명의 요약
본 발명은 전송 신호 경로에 있는 선행 회로 소자의 신호 이득(들)에 기초하여 전송기의 능동 회로에 대한 바이어스 전류를 조정하는 기술을 제공한다. 일반적으로, 특정한 능동 회로에 대한 바이어스 전류는 선형성, 잡음 지수, 주파수 응답 등을 포함하는 다양한 성능들에 영향을 미친다. 필요한 레벨의 성능을 제공하는 바이어스 전류량은 능동 회로에 제공되는 입력 신호 또는 전력 레벨, 또는 능동 회로에 결합되어 있는 회로 소자의 입력 신호 레벨에 의존한다. 입력 신호 레벨은 전송 신호 경로의 능동 회로 이전에 위치하는 가변 이득 소자(들)을 제어하는데 이용되는 이득 제어 신호(들)로부터 추정될 수 있다.
본 발명의 실시예는 전송기의 능동 회로에 대한 바이어스 전류를 제어하는 방법을 제공한다. 본 방법에 따르면, 전송 신호 경로의 하나 이상의 가변 이득 소자에 대해 하나 이상의 이득 제어 신호가 수신되는데, 각각의 이득 제어 신호는 능동 회로에 의해 조작될 신호의 진폭을 나타낸다. 능동 회로는 전송 신호 경로 또는 이 신호 경로 주변에 위치할 수 있다. 능동 회로의 바이어스 전류는 수신된 이득 제어 신호(들)에 따라 조정된다. 적절한 회로 성능 (즉, 원하는 주파수 응답 특성) 을 보장하기 위해, 바이어스 전류는 상한 (Imax) 과 하한 (Imin) 에 의해 규정된 범위내로 제한될 수 있으며, 이 경우, Imin은 Imax의 백분율로 (즉, 10 내지 50 %) 로 설정될 수 있다. Imax와 Imin은 프로그램 가능한 전류원 (current sources) 에 의해 생성될 수 있으며, 온도와 전원 (power supply) 변동을 보상할 수도 있다.
본 발명의 다른 실시예는, 하나 이상의 가변 이득 소자, 하나 이상의 능동 회로, 이득 제어 회로, 및 하나 이상의 바이어스 제어 회로를 포함하는 전송기를 제공한다. 능동 회로(들)은 가변 이득 소자(들)에 결합된다. 이득 제어 회로는 가변 이득 소자(들)에 결합되며 각각의 가변 이득 소자에 대해 이득 제어 신호를 제공한다. 바이어스 제어 회로(들)은 능동 회로(들) 중에서 선택된 회로들과 이득 제어 회로에 결합되며, 선택된 능동 회로 각각에 대해 바이어스 신호를 제공한다. 바이어스 신호는 이득 제어 회로로부터의 이득 제어 신호에 따라 생성된다. 각각의 가변 이득 소자는 가변 이득 증폭기 (VGA), 감쇠기, 멀티플라이어, 또는 다른 회로로서 구현될 수 있다. 바이어스 제어 회로는 한 쌍의 "전류 조종" 차분쌍 (a pair of "current steering" differential pairs) 및, 각각의 전류원이 각각의 전류 조종 차분쌍에 대한 전류원이 되는 한 쌍의 (프로그램 가능한) 전류원으로써 구현될 수 있다. 밴드갭 기준 회로를 이용하여 온도와 전원변동에 대해 안정한 기준 전류를 제공할 수 있다.
도면의 간단한 설명
이하, 유사한 참조 부호가 일관되게 사용되는 도면을 참조하여, 본 발명의 특징, 본질, 및 이점들을 보다 상세히 설명한다.
도 1 은 전송기의 일 실시예에 대한 간략한 블록도를 나타낸다.
도 2 는 CDMA 확산 스펙트럼 신호 및, 전송 신호 경로의 비-선형성에 의해 발생하는 일그러짐 성분 (distortion components) 을 나타내는 도면이다.
도 3 은 특정한 바이어스 전류 설정에 대해, 전송 신호 경로의 회로에 대한 신호 스윙 (signal swing) 의 플롯을 나타낸다.
도 4 는 전송 신호 경로의 특정한 능동 회로에 대한 바이어스 전류 (Ibias) 와 신호 전류 (Isignal) 대 이 회로로 입력되는 입력 전력 레벨 (Pin) 의 플롯을 나타낸다.
도 5 는 구체적 전송기 실시예에 대한 IF 와 RF VGA 이득 및 전체 전송기 이득 대 IF 와 RF 이득 제어의 플롯을 나타낸다.
도 6 은 전송 신호 경로의 특정한 능동 회로에 대한 입력 전력 레벨 대 이득 제어의 플롯을 나타낸다.
도 7 은 전송 신호 경로의 특정한 능동 회로에 대한 최소 바이어스 전류 (Ibias,min) 와 평균 바이어스 전류 (Ibias,nom) 대 이득 제어값의 플롯을 나타낸다.
도 8 은 도 7 에 나타낸 쌍곡선 함수를 담은 전달 함수를 가진 바이어스 전류 (Ibias) 를 생성하는데 이용되는 바이어스 제어 회로의 일 실시예에 대한 개략도를 나타낸다.
구체적 실시예의 상세한 설명
도 1 은 전송기 (100) 의 일 실시예에 대한 간략한 블록도를 나타낸다. 디지털 프로세서 (110) 는 데이터를 생성하여, 이 데이터를 인코딩하고 변조하며, 디지털 처리된 데이터를 아날로그 신호로 변환한다. 아날로그 신호는, 이 신호를 버퍼링하여 버퍼링된 신호를 믹서 (124) 에 제공하는 기저대역 (BB) 버퍼 (122) 에 제공된다. 또한, 믹서 (124) 는 중간 주파수 (IF LO) 에서 캐리어 신호 (예를 들어, 정현파) 를 수신하여 상향 변환하거나, 버퍼링된 기저대역 신호를 IF LO 로 변조하여 IF 신호를 생성한다. IF 신호는, 이득 제어 회로 (130) 로부터의 이득 제어 신호 (128) 에 의해 결정된 이득으로 이 신호를 증폭하는 IF 가변 이득 증폭기 (IF VGA ; 126) 로 제공된다. 증폭된 IF 신호는, IF 신호를 필터링하여 대역외 (out-of-band) 잡음과 바람직하지 못한 신호를 제거하는 필터 (132) 로 제공된다. 일반적으로 필터 (132) 는 대역통과 필터이다.
필터링된 IF 신호는, 신호를 버퍼링하여 버퍼링된 IF 신호를 믹서 (144) 에 제공하는 IF 버퍼 (142) 로 제공된다. 또한, 믹서 (144) 는 무선 주파수 (RF LO) 에서 다른 캐리어 신호 (예를 들어, 정현파) 를 수신하며, 버퍼링된 IF 신호를 RF LO 로 상향 변환하여 RF 신호를 생성한다. 믹서 (124 및 144) 각각은 단일 측파대 믹서 (single sideband mixer) 또는 양측파대 믹서 (double sidebandmixer) 일 수 있다. 단일 측파대 믹서의 경우, 하나 이상의 위상 시프터를 이용하여 적절한 위상을 가진 캐리어 신호를 생성할 수 있다. RF 신호는, 이득 제어 회로 (130) 로부터의 이득 제어 신호 (148) 에 의해 결정된 이득으로써 이 신호를 증폭하는 RF VGA (146) 로 제공된다. 증폭된 RF 신호는, 외부 필터 (즉, 이미지와 스퓨리어스 신호 (spurious signals) 를 필터링하기 위한 필터) 및 전력 증폭기 (양 소자 모두 도 1 에 표시되지 않음) 와 같은 후속 회로와 인터페이스하는 전력 증폭기 (PA) 드라이버 (150) 로 제공된다. PA 는 필요한 신호 드라이브를 제공하며, 그 출력은 (도 1 에 나타내지 않은) 아이솔레이터와 듀플렉서를 통해 안테나에 결합된다.
도 1 에 나타낸 전송기 실시예를 다양하게 변형할 수 있다. 예를 들어, 더 적거나 많은 필터, 버퍼 및 증폭기 스테이지들을 전송 신호 경로에 제공할 수 있다. 또한, 신호 경로내의 소자들을 상이한 구성으로 배열할 수 있다. 또한, 전송 신호 경로의 가변 이득은 VGA (도 1 에 나타낸 바와 같음), 가변 감쇠기, 멀티플라이어, 다른 가변 이득 소자들, 또는 이들의 조합에 의해 제공될 수 있다. 특정한 구현에서, BB 버퍼 (122) 로부터 PA 드라이버 (150) (가능하다면 필터 (132) 는 제외함) 로의 전송 신호 경로는, 이산 소자들이 이용될 수도 있기는 하지만, 하나 이상의 집적 회로내에 구현된다.
하나의 구체적 전송기 실시예에서, 직각 변조는 디지털 프로세서로부터의 동위상 (I) 기저대역 신호와 직교 (Q) 기저대역 신호상에서 수행된다. 이러한 설계에서는, 한 쌍의 BB 버퍼가 I 와 Q 기저대역 신호를 버퍼링하며, 한 쌍의 믹서가동위상 및 직교 IF LO 로써, 버퍼링된 I 와 Q 기저대역 신호를 각각 변조한다. 그 다음, I 와 Q 변조 신호를 조합하여 IF 신호를 생성한다. 다른 구체적 전송기 실시예에서는, 직각 변조가 디지털 프로세서내에서 디지털적으로 수행된 다음, 변조된 신호는 하나 이상의 주파수 상향 변환 스테이지를 이용해 IF 또는 RF 로 상향 변환된다.
전송기 (100) 는, 셀룰러 통신 시스템과 같은, 많은 통신 애플리케이션에 이용될 수 있다. 셀룰러 통신 시스템의 예에는 CDMA (Code Division Multiple Access) 통신 시스템, TDMA (Time Division Multiple Access) 통신 시스템, 및 아날로그 FM 통신 시스템이 포함된다. CDMA 시스템은 일반적으로, 이하 IS-95-A 표준이라 하는 "TIA/EIA/IS-95-A Mobile Station-Base Station Compatibility Standard for Dual-Mode Wideband Spread Spectrum Cellular System" 에 따라 설계된다. 또한, CDMA 시스템은, 이하 IS-98 표준이라 하는 "TIA/EIA/IS-98 Recommended Minimum Standard for Dual-Mode Wideband Spread Spectrum Cellular Mobile Station" 에 따라 설계될 수도 있다.
IS-95-A 표준은 원격국으로부터의 출력 전력이 지정된 증분치 (예를 들어, 0.5 dB) 로 85 dB 범위에 대해 조정가능할 것을 요한다. 통상적인 원격국은 약 -50 dBm 내지 +23 dBm 의 범위에서 전송하도록 설계된다. 일반적으로, 전송 신호 경로의 회로들은 신호를 증폭하거나 감쇠하여, 안테나와 인터페이스하는 PA 로 적절한 신호 레벨이 제공되게 한다. 몇몇 전송기 실시예에서, 출력 PA 는 이득은 고정이지만 드라이브 능력 (drive capability) 은 가변이도록 설계된다. 필요하지 않을 경우 선택적으로 턴오프될 수 있는 다수 (즉, 병렬) 드라이버를 갖는 PA 설계에 의해 가변 드라이브가 제공될 수 있다.
몇몇 전송기 실시예의 경우, 특히 고정 이득 PA 를 갖는 전송기 실시예의 경우, 필요한 전력 제어 조정은 전송 신호 경로의 VGA 에 의해 제공된다. 통상적으로 하나의 VGA 로 전체적인 이득 조정 (예를 들어, 85 dB) 을 제공할 수 없으며, 다수의 계단식 VGA 가 자주 이용된다. 필요한 총 이득 제어 범위는, 1) IF VGA 와 RF VGA 사이에서 나뉘거나, 2) IF VGA 에 의해서만 제공되거나, 3) RF VGA 에 의해서만 제공될 수 있다.
일부 전송기 실시예에서, 하나의 VGA 는 미세한 이득 조정 (예를 들어, 0.5 dB 증분치) 을 갖도록 설계되고, 나머지 VGA(들)은 정밀하지 않은 이득 조정 (coarse gain adjustment ; 예를 들어, 수 dB 이상의 증분치) 을 갖도록 설계된다. 정밀하지 않은 이득 조정의 VGA 는, 각각의 이득 설정이 전송기 출력 전력 레벨의 특정한 범위에 대응하는 2 이상의 이득 설정 (예를 들어, 낮은 이득, 중간 이득, 및 높은 이득) 을 가질 수 있다. 몇가지 다른 전송기 실시예에서, VGA 는 가변 (즉, 연속) 이득 조정을 갖도록 설계될 수 있다. 일반적으로 VGA 의 이득은 고성능 (즉, 향상된 선형성과 감소된 잡음) 을 제공하는 방식으로 제어된다. 공통의 이득 제어 신호로써 다수의 VGA 를 제어할 수 있긴 하지만, 일반적으로 각각의 VGA 는 자신만의 고유한 이득 제어 신호에 의해 제어된다.
VGA 는 필요한 이득 조정을 제공하도록 설계된다. 또한, 전송 신호 경로의 VGA 와 다른 능동 회로는 필요한 레벨의 선형성을 제공하도록 설계된다. 대개의 능동 회로의 선형성은 회로를 바이어스하는데 이용되는 전류량에 의해 부분적으로 결정된다. 일반적으로, 더 큰 바이어스 전류량을 이용함으로써, 더 큰 선형성을 실현할 수 있다. 또한, 더 큰 신호 레벨을 위해서는 더 큰 범위의 선형성이 필요한데, 이는 다시 더 큰 바이어스 전류량을 이용함으로써 실현될 수 있다.
일반적으로 전송 신호 경로는 최악 (즉, 최대) 의 출력 전력 레벨에서 필요한 레벨의 성능 (즉, 선형성) 을 제공하도록 설계된다. 필요한 레벨의 성능은 전송 신호 경로의 회로들을 높은 바이어스 전류로 바이어스함으로써 실현될 수 있다. 그러나, CDMA 원격국의 전송기들과 같은 몇몇 전송기의 경우, 최대 전송 조건은 아주 드물게만 발생한다. 따라서, 본 발명에 따르면, 불필요한 경우에는 (즉, 최대 출력 전력 레벨 미만에서 전송될 경우에는), 전송 신호 경로의 바이어스 전류가 저감된다.
도 1 에 나타낸 바와 같이, 바이어스 제어 회로 (160a) 는 이득 제어 신호 (128) 를 수신하며, 수신된 이득 제어 신호에 기초하여, IF 버퍼 (142), 믹서 (144), 및 RF VGA (146) 의 바이어스 전류를 조정할 수 있다. 마찬가지로, 바이어스 제어 회로 (160b) 는 이득 제어 신호 (128 및 148) 를 수신하며, 수신된 이득 제어 신호에 기초하여, PA 드라이버 (150) 의 바이어스 전류를 조정할 수 있다. 이하, 이득 제어 신호에 기초하는 바이어스 전류의 조정을 설명한다.
도 2 는 CDMA 확산 스펙트럼 신호 및, 전송 신호 경로의 비-선형성에 의해 발생된 일그러짐 성분의 도면을 나타낸다. CDMA 신호는 특정한 대역폭 (예를 들어, 1.2288 MHz) 대역폭 및, 동작 모드 (예를 들어, 셀룰러 또는 PCS) 에 의존하는 중심 주파수를 갖는다. 일그러짐 성분은 전송 신호 경로에서의 회로의 3 차 이상의 비-선형성으로 인해 CDMA 신호 자체로부터 발생한다. 스펙트럼 재성장 (spectral regrowth) 이라고도 하는 일그러짐 성분은 CDMA 신호의 주파수 대역과 인접 주파수 대역을 커버한다. 일그러짐 성분은 CDMA 신호와 인접 대역의 신호에 대한 간섭으로 작용한다.
3 차 비-선형성 (third order non-linearity) 의 경우, Wa및 Wb주파수의 신호 성분은 (2Wa- Wb) 와 (2Wb- Wa) 주파수의 상호변조 산물 (intermodulation products) 을 생성한다. 따라서, 대역내 (in-band) 신호 성분은 대역내 또는 대역 근처에 떨어질 수 있는 중간변조 산물을 생성할 수 있다. 이들 산물은 CDMA 신호 자체와 인접 대역의 신호에 성능 저하를 초래할 수 있다. 문제를 해결하기 위해, 3 차 상호변조 산물의 진폭을 gaㆍgb 2및 ga 2ㆍgb만큼 스케일링하는데, 여기서, ga와 gb는 각각 Wa와 Wb에서의 신호 성분의 이득이다. 따라서, CDMA 신호의 진폭을 2 배로 할 때마다 3 차 산물의 진폭에 8-중첩 증가 (8-fold increase) 가 발생한다.
CDMA 시스템의 경우, 원격국 전송기의 선형성은 IS-95-A 및 IS-98 표준의 ACPR 스펙에 의해 지정된다. 일반적으로, ACPR 스펙은 PA 를 포함하는 전체적인 전송 신호 경로에 적용된다. 일반적으로, ACPR 스펙은 전송 신호 경로의 상이한 부분들에 "할당"되며 ("apportioned"), 그 다음, 이들 부분들 각각은 할당된스펙을 충족시키도록 설계된다. 예를 들어, 도 1 에 나타낸 전송 신호 경로의 부분 (PA 드라이버 (150) 를 포함하여 그 상부) 은 CDMA 중심 주파수로부터의 885 KHz 오프셋에서 30 KHz 대역당 -36 dBc 로, 그리고 1.98 MHz 오프셋에서 30 KHz 대역당 -48 dBc 로 일그러짐 성분을 포함하도록 요구될 수 있다.
도 3 은 특정한 바이어스 전류 설정에 대한 전송 신호 경로의 회로에 대한 신호 스윙의 플롯을 나타낸다. 알 수 있는 바와 같이, 필요한 바이어스 전류는 신호 스윙에 의존하며, 피크-대-피크 신호 스윙의 절반 이상으로 설정되어야 한다. 일반적으로, 신호가 바이어스 포인트로부터 벗어날수록, 회로의 선형성은 열화하며, 비-선형성의 실제량은 특정한 회로 설계에 의존한다. 따라서, 출력 신호의 선형성 (예를 들어, 스펙트럼 재성장량) 은 바이어스 전류와 신호 스윙 양자에 의존한다.
일반적으로, 특정한 능동 회로에 대해 필요한 바이어스 전류량은 회로로 입력되는 신호의 전력 (또는 신호) 레벨에 의존한다. 구체적인 입력 전력 레벨 (Pin) 의 경우, 시뮬레이션을 수행하거나 경험적인 측정을 행하여 전송 신호 경로의 회로들이 ACPR 스펙 및 다른 성능 기준들 (예를 들어, 잡음 지수 및 대역폭) 을 충족시키는 최소 바이어스 전류를 결정한다. 예를 들어, 도 1 에 나타낸 전송기 실시예의 경우, 전송기가 최대 출력 전력 레벨에서 전송하고 있을 경우, IS-95-A ACPR 스펙에 따르는 결과를 초래하는 최소 바이어스 전류가 버퍼, 믹서, VGA, PA 드라이버, 및 PA 에 대해 개별적으로 결정될 수 있다. 그 다음, 이들 회로에대해 다른 전력 레벨에서 시뮬레이션 또는 측정을 반복할 수 있다.
도 4 는 전송 신호 경로의 특정한 능동 회로 (예를 들어, 도 1 의 PA 드라이버 (150)) 에 대한 바이어스 전류 (Ibias) 와 신호 전류 (Isignal) 대 회로로 입력되는 입력 전력 레벨 (Pin) 의 플롯을 나타낸다. 이들 플롯은 상기 시뮬레이션 또는 경험적 측정을 통해 획득될 수 있다. 일반적으로, 신호 전류 (Isignal) 는 입력 전력 레벨 (Pin) 이 증가할수록 증가하며, 입력 전력 레벨이 감소할수록 감소한다 (0 의 입력 전력 레벨에서 0 의 신호 전류에 가까와짐). 신호 전류와 입력 전력 레벨간의 관계는 비선형적일 수 있으며, 일반적으로 특정한 회로 설계, 이용된 기술, 전력공급기, 온도 및 다른 팩터들에 의존한다.
도 4 에 나타낸 바와 같이, 능동 회로에 대한 바이어스 전류 (Ibias) 는 일반적으로 신호 전류 (Isignal) 보다 높게 설정되는데, 그 차이는 보다 높은 입력 전력 레벨에서 감소하며 보다 낮은 입력 전력 레벨에서 증가한다. 보다 높은 입력 전력 레벨에서는, 이미 다량의 바이어스 전류가 회로에 대해 사용되고 있으며, 공급 전류를 보존하기 위해 "오버-바이어스 (over-bias)" 량은 감소된다. 보다 낮은 입력 전력 레벨에서는, 회로에 의해 소량의 바이어스 전류만이 필요하며, 과도한 양의 공급 전류를 소비하지 않으면서도 적절한 RF 성능 (예를 들어, 대역폭, 잡음 성능) 을 보장하기 위해 오버-바이어스량이 증가한다.
도 4 는 전송 신호 경로의 하나의 능동 회로에 대한 플롯을 나타낸다.전송 신호 경로의 각 능동 회로에 대해 유사한 세트의 플롯이 생성될 수 있다. 이들 플롯으로부터의 데이터는, 후술하는 바와 같이, 능동 회로의 바이어스 전류를 조정하는데 이용된다.
상술한 바와 같이, 전송 신호 경로의 능동 회로 각각의 바이어스 전류는 입력 전력 레벨 (Pin), 또는 보다 구체적으로 회로 입력에서의 전력 레벨에 기초하여 조정될 수 있다. 입력 전력 레벨은 다양한 방법을 이용하여 결정될 수 있으며, 그 중 몇가지는 후술한다.
구체적 전송기 설계에서는, 전력 검출기가 전송 신호 경로에, 바람직하게는 가변 이득 소자 다음에 결합된다. 예를 들어, 전력 검출기는 도 1 의 IG VGA (126) 다음이나 필터 (132) 다음에 위치할 수 있다. 전력 검출기는 회로 소자로부터 출력 전력 레벨을 검출하며 이 정보를 바이어스 제어 회로에 제공한다. 그 다음, 바이어스 제어 회로는 검출된 전력 레벨에 기초하여 전송 신호 경로의 후속 회로에 대한 바이어스 전류를 조정한다.
본 발명의 일 태양에 따르면, 전송 신호 경로의 가변 이득 소자들 (예를 들어, IF VGA (126) 및 RF VGA (146)) 을 제어하는데 이용된 이득 제어 신호(들)로부터 입력 전력 레벨이 추정된다. 많은 전송기 설계의 경우, VGA 의 이득은 향상된 선형성과 잡음 성능을 제공하는 방식으로 제어된다. 각각의 전송기 출력 전력 레벨은 일반적으로 이들 성능 목표치를 실현하는 VGA 에 대한 이득 설정치들의 특정한 세트에 대응한다.
도 5 는 특정한 전송기 실시예에 대한 IF 와 RF VGA 이득 및 전체 전송기 이득 대 IF 와 RF 이득 제어의 플롯을 나타낸다. 이 전송기는 약 38 dB 의 이득 범위를 가진 IF 주파수에서의 하나의 VGA (예를 들어, 도 1 의 IF VGA (126)) 및 약 52 dB 의 이득 범위를 가진 RF 주파수에서의 또 하나의 VGA (예를 들어, 도 1 의 RF VGA (146)) 와 같은 2 개의 VGA 를 갖는다. 플롯들은 각각 최대 이득이 0 dB 로 설정되도록 표준화된다. 전송 신호 경로의 전체 이득은 2 개 VGA 의 이득에 의존하며, 전체적인 이득 범위는 2 개 VGA 에 대한 이득 범위의 조합이다. 약 90 dB 의 전체적인 이득 범위는, IS-95-A 표준에 의해 요구되는 바와 같이, 전송기가 출력 전력에 85 dB 의 조정을 제공할 수 있게 한다.
간략화를 위해, 그리고 도 5 에 나타낸 플롯으로부터 추측할 수 있는 바와 같이, 2 개의 VGA 는 하나의 공통적인 이득 제어 신호에 의해 또는 근사적으로 서로 함께 트래킹하는 2 개의 이득 제어 신호에 의해 제어된다. 특정한 이득 제어값 (예를 들어, 10 V) 에서, 전체 이득은 그 제어값에서의 IF 와 RF VGA 에 대한 이득의 조합으로 결정된다 (예를 들어, -10 dB + -17 dB = -27 dB). 그러나, 이러한 간략화가 필요한 조건은 아니며, VGA 각각이 개별적인 이득 제어 신호에 의해 독자적으로 제어될 수도 있다. 예를 들어, 나머지 VGA 의 이득이 조정되기 전에, 한 VGA 의 이득이 최대 이득으로 조정될 수 있다.
IS-95-A 표준에 의해 요구되는 엄격한 전력 제어 설정으로 인해, 전송기 출력 전력은 때때로 공장에서 교정된다. 이러한 교정 (calibration) 은, 이득 제어 신호가 공지된 (즉, 디지털) 제어값을 갖도록 프로그램하고 전송기로부터 출력전력을 측정함으로써, 실현될 수 있다. 그 다음, 각각의 출력 전력 레벨을 한 세트의 (디지털) 제어값에 매핑하는 표를 생성한다. 그 후, 전송 전력을 특정한 전력 레벨로 설정하기 위해, 이 표를 액세스하여, 특정한 전력 레벨에 대응하는 제어값들의 세트를 검색하고, 검색된 제어값들을 이득 제어 회로에 제공하며, 이 제어값들에 기초하여 이득 제어 신호를 생성하고, 이 이득 제어 신호로써 VGA 의 이득을 조정한다. 이러한 전송기 구현의 경우, 전송 신호 경로상의 다양한 위치에서 전송 출력 전력 레벨과 입력 전력 레벨을 이득 제어 신호로부터 정확하게 추측할 수 있다. 그러나, 공장 교정이 없는 경우라 하더라도, 일반적으로 이득 제어 신호로부터 입력 전력 레벨을 충분한 정확도로 추정할 수 있다.
도 6 은 구체적 전송기 설계에 대한 전송 신호 경로의 특정한 능동 회로 (예를 들어, 도 1 의 PA 드라이버 (150)) 의 입력 전력 레벨 대 이득 제어의 플롯을 나타낸다. 이러한 그래프의 경우, 입력 전력 범위는 이 회로에 이전에 위치하는 VGA 의 이득 범위에 의존한다. 도 1 을 참조하면, IF 버퍼 (142) 와 믹서 (144) 각각으로부터의 입력 전력 레벨은 IF VGA (126) 의 이득 범위와 관련된 양만큼 또는 도 5 에 나타낸 실시예에 대해서는 약 38 dB 만큼 변한다. PA 드라이버 (150) 의 입력 전력 레벨은 IF VGA (126) 와 RF VGA (146) 의 이득 범위와 관련된 양만큼 또는 약 90 dB 만큼 변한다. 따라서, 입력 전력 레벨 대 이득 제어의 플롯은 전송 신호 경로의 각 능동 회로에 대해 고유할 수 있다.
도 6 에 나타낸 바와 같이, 능동 회로의 입력 전력 레벨은 전송 신호 경로의 능동 회로 이전에 위치하는 가변 이득 소자(들)의 신호 이득(들)과 관련이 있다.VGA (126 및 146) 가 공통적인 하나의 이득 제어 신호 또는 관련된 이득 제어 신호들에 의해 조정되는 간략화를 이용하면, PA 드라이버 (150) 의 입력 전력 레벨이 이득 제어값들의 단일 세트에 대해 플롯될 수 있다. 높은 이득 제어값에서는, VGA 이득이 높고 PA 드라이버 입력 전력 레벨 또한 높다. 반대로, 낮은 이득 제어값에서는, VGA 이득이 낮고 입력 전력 레벨 또한 낮다.
도 7 은 전송 신호 경로의 특정한 능동 회로 (예를 들어, IF 버퍼 (142), 믹서 (144)) 에 대한 최소 바이어스 전류 (Imin) 대 이득 제어의 플롯을 나타낸다. 이 플롯은 바이어스 전류 (Ibias) 대 입력 전력 레벨 (Pin) 의 플롯 (도 4 참조) 및 입력 전력 레벨 (Pin) 대 이득 제어의 플롯 (도 6 참조) 으로부터 생성될 수 있다. 도 7 에서, 최소 바이어스 전류 (Ibias,min) 는, 최대 바이어스량이 1.0 으로 설정되도록 표준화되며, 이를 풀-스케일값 (full-scale value) 이라고도 한다. 낮은 입력 전력 레벨에서, 필요한 바이어스 전류는 0 에 가까와진다.
많은 전송기 설계에서, 회로를 최소 바이어스 전류 (Ibias,min) 에서 동작시키는 것은 불가능하다. 이는, 동작 조건 (예를 들어, 시간, 온도, 및 공급 전압) 에 따른 회로 성능 (예를 들어, 대역폭 및 이득) 의 변경과 같은 다수 팩터로 인한 것일 수 있다. 또한, 일반적으로 회로 성능은 컴포넌트 톨러런스 (component tolerance) 로 인해 유닛 단위로 달라진다. 따라서, 이러한 팩터들을 보상하기 위해, 회로에 대한 실제 또는 평균 바이어스 전류는 최소 바이어스 전류보다 높게설정된다.
또한, 도 7 은 회로에 대한 평균 바이어스 전류 (Ibias,nom) 대 이득 제어의 플롯을 나타낸다. 도 7 에 나타낸 바와 같이, 평균 바이어스 전류는 최소 바이어스 전류보다 높게 설정된다. 오버-바이어스 전류라고도 하는, 부가적 바이어스 전류는, 회로로 입력되는 실제 입력 전력 레벨의 추정치 에러 등과 같은 다양한 팩터들을 보상한다. 부가적 바이어스 전류는, 회로가 정확한 동작을 위해 충분히 바이어스되어 동작 조건과 컴포넌트 변동에 대해 필요한 레벨의 선형성을 제공하도록 보장한다. 포텐셜 전류 비축량을 과도하게 희생하지 않으면서도 성능이 보존되도록, 부가적 바이어스 전류량을 선택할 수 있다. 일 실시예에서는, 부가적 바이어스 전류량이 입력 전력 레벨에 의존하는데, 오버 바이어스량은 더 큰 바이어스 전류 레벨에서 (즉, 퍼센트 방식으로) 더 작아진다.
도 7 에 나타낸 실시예에서는, 평균 바이어스 전류 (Ibias,nom) 가 포인트 (702) 위쪽에서는 점근 상한값 (Imax) 에 그리고 포인트 (704) 아래쪽에서는 점근 하한값 (Imin) 에 도달한다. 구체적 실시예에서, Imax는 풀-스케일값보다 약 5 % 높게 설정되거나 약 1.05 값으로 표준화된다. 높은 입력 전력 레벨에서는, 이미 높은 바이어스 전류가 회로에 제공되고 있으므로, 오버-바이어스량이 작아지도록 선택된다. 구체적 실시예에서, Imin은 풀-스케일 또는 Imax값 중 하나의 소정 백분율 (예를 들어, 10 내지 50 %) 로 설정된다. 일반적으로 바이어스 전류는 회로의 선형성 뿐만 아니라 주파수 응답과 대역폭에도 영향을 준다. 따라서, 바이어스 전류를 Imin이상으로 제한하는 것은 회로가 항상 요구되는 성능 (예를 들어, 필요한 신호 대역폭) 을 갖도록 보장한다.
도 7 의 평균 바이어스 전류의 플롯은 최대값 (Imax) 과 최소값 (Imin) 사이에서 쌍곡선 함수를 닮았다. 일 실시예에서, Imax와 Imin은 프로그램 가능한 전류값이다.
도 1 을 참조하면, 일반적으로 필터 (132) 는 이산 필터를 이용해 구현된다. 필터의 삽입 손실 (insertion loss) 은 유닛 단위로 그리고 전송기 설계에 따라 달라진다. 따라서, 필터로부터의 신호에 대한 실제 진폭에는 약간의 불확실성이 존재한다. 상술한 바와 같이, 몇몇 전송기 구현에서는, 전송 신호 경로가 공장에서 수행된 경험적 측정에 의해 특징지워지며, 필터의 삽입 손실이 고려된다. 그러나, 교정이 수행되지 않는 경우라 하더라도, 일반적으로 필터 삽입 손실의 변동은 작아서 무시될 수 있다. 추가적인 안전 마진 (safety margins) 을 제공하기 위해, 필터에 수반되는 전송 신호 경로의 회로들에 대한 바이어스 전류는 삽입 손실을 보상할 수 있도록 약간 높게 설정될 수 있다.
도 8 은 도 7 에 나타낸 쌍곡선 함수와 닮은 전달 함수를 가진 바이어스 전류 (Ibias) 를 생성하는데 이용되는 바이어스 제어 회로 (800) 의 일 실시예에 대한 개략도를 나타낸다. 바이어스 제어 회로 (800) 에 의해 생성된 바이어스 전류는, 도 1 의 IF VGA (126), IF 버퍼 (142), 믹서 (144), RF VGA (146), 또는 PA 드라이버 (150) 와 같은 전송 신호 경로의 하나의 회로에 대해 이용될 수 있다.
바이어스 회로 (800) 내에서, 트랜지스터 (812a 및 812b) 로 이루어진 제 1 차분쌍은 각각 차분 이득 제어 신호 (Vc+및 Vc-) 를 수신한다. 차분 제어 신호 (Vc-및 Vc+) 는 도 1 의 이득 제어 신호 (128 또는 148) 중 하나에 해당할 수 있다. 제 1 차분쌍의 이미터는 최대 바이어스 전류 (Imax) 를 설정하는 전류원 (814) 에 결합된다. 트랜지스터 (822a 및 822b) 로 이루어진 제 2 차분쌍은 각각 차분 이득 제어 신호 (Vc-및 Vc+) 를 수신한다. 제 2 차분쌍의 이미터는 최소 바이어스 전류 (Imin) 를 설정하는 전류원 (824) 에 결합된다. 트랜지스터 (812a 및 822a) 의 컬렉터는 함께 결합되어 바이어스 전류 (Ibias) 를 위한 신호 경로를 형성한다. 마찬가지로, 트랜지스터 (812b 및 822b) 의 컬렉터는 함께 결합되어 상보적 바이어스 전류를 위한 신호 경로를 형성한다.
도 8 에 나타낸 바와 같이, 전류원 (814 및 824) 각각은 조정가능하거나 프로그램 가능하도록 설계되어 Imax와 Imin의 조정을 가능하게 한다. 구체적 실시예에서, 각각의 프로그램 가능한 전류원은 한 세트의 디지털 제어값에 기초하여 선택적으로 인에이블되는 트랜지스터의 뱅크로써 구현된다. 전류원에 의해 제공되는 전류량은 뱅크의 트랜지스터가 더 많이 인에이블될수록 증가한다. 전류원의 전류는 전류 미러를 이용함으로써 정확하게 설정될 수 있고, 전류 미러의 기준 전류는 밴드갭 기준 회로와 정확한 (예를 들어, 이산, 외부) 레지스터에 의해 설정된다. 밴드갭 기준 회로와 전류 미러를 이런 방식으로 이용하는 것은 공지되어 있으므로 본원에서 상세히 설명하지 않는다.
구체적 실시예에서, 각각의 프로그램 가능한 전류원은 DAC (digital-to-analog circuit) 에 의해 제어될 수 있다. DAC 는 한 세트의 디지털 제어값에 기초하여 제어 신호를 제공한다. 그 다음, 제어 신호는 전류원에 의해 제공되는 전류량을 결정한다.
2 이상의 이득 제어 신호에 의존할 수 있는 바이어스 전류를 가진 전송 신호 경로의 특정한 능동 회로 (예를 들어, 도 1 의 PA 드라이버 (150)) 의 경우, 각각의 제어 신호를 위해 도 8 에 나타낸 바이어스 제어 회로를 복제할 수 있다. 모든 바이어스 제어 회로를 위한 Ibias신호 경로는 함께 결합되며, 모든 바이어스 제어 회로를 위한 상보적 Ibias신호 경로 또한 함께 결합된다. 각각의 이득 제어 신호에 대응하는 Imax와 Imin전류는, 예를 들어, 상기 이득 제어 신호에 대해 결정된 이득 제어 전달 함수에 따른 입력 전력에 기초하여 설정될 수 있다.
도 8 은, 바이어스 전류가 이득 제어 신호에 따라 계속적으로 조정될 수 있음을 나타낸다. 하나 이상의 VGA 가 정밀하지 않은 증분치 (coarse increments) 로 조정되는 몇몇 전송기 실시예에서는, (PA 드라이버를 포함하는) 전송 신호 경로의 회로에 대한 바이어스 전류가 정밀하지 않은 이득 설정에 기초하여 조정될 수 있다. 일반적으로 높은 VGA 이득에 대응하는 높은 입력 전력 레벨에서는, 보다 큰 신호 스윙을 위해 보다 많은 바이어스 전류가 필요하다. 전송기는, VGA 이득이 높은 이득 설정으로 설정될 경우, 보다 많은 바이어스 전류에 대한 필요성을 인지하며, 이 정보를 이용하여 회로의 바이어스 전류를 증가시킨다. 이러한 설계는, 입력 전력 레벨이 낮을 경우, 회로의 바이어스 전류를 감소시킴으로써 (배터리) 전력을 보존한다.
다시 도 1 을 참조하면, IF VGA (126) 의 이득은 IF 버퍼 (142), 믹서 (144), RF VGA (146) 및 PA 드라이버 (150) 를 포함하는 전송 신호 경로의 (VGA (126) 이후의) 후속 회로들에 대한 입력에서의 전력 레벨에 영향을 미친다. 따라서, 이들 회로의 바이어스 전류는 IF VGA (126) 의 이득을 설정하는 이득 제어 신호 (128) 에 따라 조정될 수 있다. 마찬가지로, VGA (126 및 146) 의 이득은 VGA (146) 와 PA 드라이버 (150) 를 포함하는 전송 신호 경로의 (VGA (146) 이후의) 후속 회로들에 대한 입력에서의 전력 레벨에 영향을 미친다. 따라서, 이들 회로의 바이어스 전류는 이득 제어 신호 (128 및 148) 에 따라 조정될 수 있다. 일반적으로, 전송 신호 경로의 어떠한 특정 능동 회로의 바이어스 전류는 이 회로에 선행하는 가변 이득 소자들의 이득 제어 신호(들)에 기초하여 조정될 수 있다. 이는, 바이어스 제어와 이득 제어 변동이 트래킹하는 경향이 있기 때문에 실현될 수 있다. 바이어스 전류를 설정하는데 있어, 하나 이상의 가변 이득 소자가 무시될 수 있다. 예를 들어, PA 드라이버 (150) 의 바이어스 전류는 VGA (146) 의 이득에만 기초하거나 VGA (126) 의 이득에만 기초해서, 또는 양 VGA (126 및 146) 의 조합된 이득에 기초해서 조정될 수 있다.
또한, 본 발명의 바이어스 제어 메커니즘은 국부 발진기용 버퍼 (예를 들어,도 1 에서 IF LO 및 RF LO 를 제공하는데 이용되는 버퍼) 와 같은 전송기 주변 회로의 바이어스 전류를 조정하는데도 이용될 수 있다. 특정한 주변 회로의 바이어스 전류는 회로가 (간접적이긴 하지만) 동작하도록 설계되는 신호의 진폭에 기초하여 조정될 수 있다. 신호 경로의 "업스트림 (upstream)" 에 배치된 가변 이득 소자(들)에 제공되는 이득 제어 신호로부터 전력 레벨을 추정할 수 있다. 예를 들어, RF LO 용 버퍼의 바이어스 전류는 이득 제어 신호 (128) 에 의존하게 만들 수 있다.
표 1 은 구체적 전송기 실시예에 대해 전송 신호 경로의 회로들에 대한 총 바이어스 전류를 도표화한다. 다른 전송기 실시예들도 가능하며 이 또한 본 발명의 범위내이다. 이러한 구체적 실시예의 경우, 슬립 모드에서, 전송기는, 전송 신호 경로의 대부분의 회로들에 대해 바이어스 전류를 차단함으로써, 턴오프된다. 휴지 모드에서는, 회로들이 동작에 대비해 바이어스되지만, 전송이 발생하지는 않는다. 셀룰러와 PCS 모드는 2 개의 주파수 대역에서 동작하며, 상이한 LO 주파수와 상이한 PA 의 이용에 의해 특징지워질 수 있다.
도 1 에서, VGA 로 제공되는 (아날로그) 이득 제어 신호는 바이어스 제어 회로로도 제공된다. 몇몇 전송기 실시예에서, 각각의 이득 제어 신호는 입력 디지털 제어값에 기초하여 DAC 에 의해 생성된다. 또한, 전송기는 바이어스 제어 회로가 이득 제어 회로로부터, (아날로그) 이득 제어 신호 대신에, 디지털 제어값을 수신하도록 설계될 수도 있다.
도 1 에 나타낸 바와 같이, 이득 제어 회로 (130) 와 바이어스 제어 회로 (160a 및 160b) 는 개별적인 회로로서 구현된다. 그러나, 이들 회로들은 단일 회로내에 구현될 수도 있고, 디지털 프로세서 (110) 와 같은 다른 회로들내에 집적될 수도 있다. 제어 회로는, 전송 신호 경로의 회로들을 구현하는 집적 회로내에 집적될 수도 있다.
당업자라면 누구나 본 발명을 이용할 수 있도록 하기 위해, 바람직한 실시예에 대한 상기 설명을 제공한다. 당업자라면 이들 실시예를 다양하게 변형할 수있으며, 발명 능력을 이용하지 않더라도 본원에 규정된 일반적인 원리들을 다른 실시예에 적용할 수 있다. 따라서, 본 발명은 본원에 개시된 실시예들에 한정되지 않으며, 본원에 개시된 원리들과 신규한 특징들에 부합하는 최광의로 해석되어야 한다.

Claims (24)

  1. 전송기의 능동 회로에 대한 바이어스 전류를 제어하는 방법으로서,
    전송 신호 경로의 하나 이상의 가변 이득 소자에 대해, 각각이 상기 능동 회로에 의해 조작될 신호의 진폭을 나타내는 하나 이상의 이득 제어 신호를 수신하는 단계; 및
    상기 수신된 하나 이상의 이득 제어 신호에 따라, 상기 능동 회로의 바이어스 전류를 조정하는 단계를 포함하는 것을 특징으로 하는 바이어스 전류의 제어 방법.
  2. 제 1 항에 있어서,
    상기 능동 회로는 상기 전송 신호 경로에 위치하는 것을 특징으로 하는 바이어스 전류의 제어 방법.
  3. 제 1 항에 있어서,
    상기 조정하는 단계는 상기 수신된 하나 이상의 이득 제어 신호에 대한 증분치에 의해 규정된 증분치로 수행되는 것을 특징으로 하는 바이어스 전류의 제어 방법.
  4. 제 3 항에 있어서,
    상기 수신된 하나 이상의 이득 제어 신호 중 하나는 IS-95-A 표준에 의해 규정된 증분치로 조정되는 것을 특징으로 하는 바이어스 전류의 제어 방법.
  5. 제 1 항에 있어서,
    상기 바이어스 전류를 상한 바이어스 전류와 하한 바이어스 전류에 의해 규정된 범위내로 제한하는 단계를 더 포함하는 것을 특징으로 하는 바이어스 전류의 제어 방법.
  6. 제 5 항에 있어서,
    상기 하한 바이어스 전류는 상기 상한 바이어스 전류의 0 내지 50 % 사이에서 설정되는 것을 특징으로 하는 바이어스 전류의 제어 방법.
  7. 제 1 항에 있어서,
    상기 바이어스 전류는 상기 수신된 하나 이상의 이득 제어 신호에 대한 상기 신호 진폭의 변동을 근사적으로 트래킹하는 것을 특징으로 하는 바이어스 전류의 제어 방법.
  8. 제 1 항에 있어서,
    상기 수신된 하나 이상의 이득 제어 신호에 대한 상기 바이어스 전류는 근사적으로 쌍곡탄젠트 (hyperbolic tangent) 전달 함수를 따르는 것을 특징으로 하는바이어스 전류의 제어 방법.
  9. 제 1 항에 있어서,
    상기 바이어스 전류는 IS-95-A 표준에 의해 규정된 ACPR 스펙 (adjacent channel power rejection specification) 을 따르는 선형성 레벨을 실현하도록 조정되는 것을 특징으로 하는 바이어스 전류의 제어 방법.
  10. 제 1 항에 있어서,
    상기 바이어스 전류는 온도와 전원 변동에 대해 보상되는 것을 특징으로 하는 바이어스 전류의 제어 방법.
  11. 제 1 항에 있어서,
    상기 바이어스 전류는 상기 능동 회로 이전의 상기 전송 신호 경로에 위치하는 모든 가변 이득 소자들에 대한 이득 제어 신호에 기초하여 조정되는 것을 특징으로 하는 바이어스 전류의 제어 방법.
  12. 제 1 항에 있어서,
    상기 전송 신호 경로의 하나 이상의 가변 이득 소자 이득에 대해 상기 능동 회로의 입력 전력 레벨을 특징짓는 단계; 및
    지정된 입력 전력 레벨에 대해 상기 하나 이상의 가변 이득 소자 이득을 규정하는 제어값들의 표를 생성하는 단계를 더 포함하고,
    상기 표로부터의 제어값들에 따라 상기 하나 이상의 이득 제어 신호를 생성하는 것을 특징으로 하는 바이어스 전류의 제어 방법.
  13. 셀룰러 전송기의 전송 신호 경로에 있는 능동 회로에 대한 바이어스 전류를 제어하는 방법으로서,
    상기 전송 신호 경로의 하나 이상의 가변 이득 소자에 대해, 각각이 상기 능동 회로에 의해 조작될 신호의 진폭을 나타내는 하나 이상의 이득 제어 신호를 수신하는 단계;
    상기 수신된 하나 이상의 이득 제어 신호에 따라, IS-95-A 표준에 의해 규정된 ACPR 스펙을 따르는 선형성 레벨이 실현되도록, 상기 능동 회로의 바이어스 전류를 조정하는 단계; 및
    상기 바이어스 전류를 상한 바이어스 전류와 그 상한 바이어스 전류의 백분율로 설정되는 하한 바이어스 전류에 의해 규정된 범위내로 제한하는 단계를 포함하는 것을 특징으로 하는 바이어스 전류의 제어 방법.
  14. 하나 이상의 가변 이득 소자;
    상기 하나 이상의 가변 이득 소자에 결합된 하나 이상의 능동 회로;
    상기 하나 이상의 가변 이득 소자에 결합되어, 각각의 가변 이득 소자에 대해 이득 제어 신호를 제공하도록 구성되는 이득 제어 회로; 및
    상기 하나 이상의 능동 회로 중에서 선택된 회로들 및 상기 이득 제어 회로에 결합되며, 각각의 선택된 능동 회로에 대해 바이어스 신호를 제공하도록 구성되는 하나 이상의 바이어스 제어 회로를 구비하고,
    상기 특정한 능동 회로 이전에 위치하는 하나 이상의 가변 이득 소자에 대한 하나 이상의 이득 제어 신호에 따라 특정한 능동 회로에 대한 바이어스 신호를 생성하는 것을 특징으로 하는 전송기.
  15. 제 14 항에 있어서,
    각각의 가변 이득 소자는 가변 이득 증폭기 (VGA), 감쇠기, 또는 멀티플라이어로 구현되는 것을 특징으로 하는 전송기.
  16. 제 14 항에 있어서,
    상기 하나 이상의 능동 회로는 믹서를 포함하는 것을 특징으로 하는 전송기.
  17. 제 14 항에 있어서,
    상기 하나 이상의 능동 회로는 전력 증폭기를 포함하는 것을 특징으로 하는 전송기.
  18. 제 14 항에 있어서,
    각각의 바이어스 제어 회로는, 하나의 전류원은 제 1 바이어스 전류를 제공하도록 구성되고 다른 하나의 전류원은 제 2 바이어스 전류를 제공하도록 구성되는 한 쌍의 전류원을 구비하고,
    상기 바이어스 제어 회로에 의해 제공되는 바이어스 신호는 상기 제 1 바이어스 전류와 상기 제 2 바이어스 전류 사이의 값으로 제한되는 것을 특징으로 하는 전송기.
  19. 제 18 항에 있어서,
    각각의 바이어스 제어 회로는,
    각각의 차분쌍이 각각의 전류원에 결합되는 한 쌍의 차분쌍을 더 구비하는 것을 특징으로 하는 전송기.
  20. 제 18 항에 있어서,
    상기 전류원은 프로그램 가능한 것을 특징으로 하는 전송기.
  21. 제 14 항에 있어서,
    상기 하나 이상의 바이어스 제어 회로에 결합되는 밴드갭 기준 소스 (bandgap reference source) 를 더 구비하는 것을 특징으로 하는 전송기.
  22. 제 14 항에 있어서,
    상기 하나 이상의 가변 이득 소자와 상기 하나 이상의 능동 회로는 모놀리식집적 회로 (monolithic integrated circuit) 내에 구현되는 것을 특징으로 하는 전송기.
  23. 제 14 항에 있어서,
    상기 하나 이상의 가변 이득 소자와 상기 하나 이상의 능동 회로는 이산 소자들을 이용해 구현되는 것을 특징으로 하는 전송기.
  24. 하나 이상의 가변 이득 소자;
    상기 하나 이상의 가변 이득 소자에 결합된 하나 이상의 능동 회로;
    상기 하나 이상의 가변 이득 소자에 결합되며, 각각의 가변 이득 소자에 대한 이득 제어 신호를 제공하도록 구성되는 이득 제어 회로; 및
    상기 하나 이상의 능동 회로 중에서 선택된 회로들과 상기 이득 제어 회로 에 결합되며, 각각의 선택된 능동 회로에 대한 바이어스 신호를 제공하도록 구성되는 하나 이상의 바이어스 제어 회로를 구비하고,
    상기 특정한 능동 회로 이전에 위치하는 하나 이상의 가변 이득 소자에 대한 하나 이상의 이득 제어 신호에 따라 특정한 능동 회로에 대한 바이어스 신호를 생성하며,
    각각의 바이어스 제어 회로는,
    하나의 전류원은 제 1 바이어스 전류를 제공하도록 구성되고 다른 하나의 전류원은 제 2 바이어스 전류를 제공하도록 구성되는 한 쌍의 전류원으로서,상기 바이어스 제어 회로에 의해 제공되는 바이어스 신호는 상기 제 1 바이어스 전류와 상기 제 2 바이어스 전류 사이의 값으로 제한되는, 한 쌍의 전류원; 및
    각각의 차분쌍이 각각의 전류원에 결합되는 한 쌍의 차분쌍을 구비하는 것을 특징으로 하는 전송기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101102975B1 (ko) * 2004-12-30 2012-01-05 매그나칩 반도체 유한회사 디지털 제어 가변 이득 증폭기

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6738605B1 (en) * 2002-09-26 2004-05-18 Thomson Licensing S.A. Method for optimizing an operating point of a power amplifier in a WCDMA mobile terminal
DE10308923A1 (de) * 2003-02-28 2004-09-16 Infineon Technologies Ag Schaltungsanordnung und Verfahren zur Kompensation von Signalpegelsprüngen in Verstärkungseinrichtungen
US8320845B2 (en) 2003-03-18 2012-11-27 Telefonaktiebolaget L M Ericsson (Publ) Radio transmitter
DE60300716T2 (de) * 2003-03-18 2005-10-20 Telefonaktiebolaget Lm Ericsson (Publ) Funksender
GB2401264A (en) * 2003-04-30 2004-11-03 Motorola Inc Method of controlling the bias and quiescent current of an RF transmitter
US7250817B2 (en) * 2005-06-28 2007-07-31 Motorola, Inc. Linear power efficient radio frequency (RF) driver system and method with power level control
JP2008289141A (ja) 2007-04-19 2008-11-27 Panasonic Corp 電源回路
JP5250326B2 (ja) * 2007-09-26 2013-07-31 京セラ株式会社 無線通信装置および送信制御方法
JP2011015239A (ja) * 2009-07-02 2011-01-20 Nec Toshiba Space Systems Ltd 増幅回路及び該増幅回路に用いられるバイアス調整方法
US8781411B2 (en) * 2012-01-18 2014-07-15 Qualcomm Incorporated Baseband filter and upconverter with configurable efficiency for wireless transmitters
US20150070097A1 (en) * 2012-09-23 2015-03-12 Dsp Group, Ltd. Configurable multimode multiband integrated distributed power amplifier
US10116264B1 (en) 2017-05-31 2018-10-30 Corning Optical Communications Wireless Ltd Calibrating a power amplifier such as in a remote unit in a wireless distribution system (WDS)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5101173A (en) * 1990-11-28 1992-03-31 The United States Of America As Represented By The Secretary Of The Air Force Stored program controlled module amplifier bias and amplitude/phase compensation apparatus
US5307512A (en) * 1991-06-03 1994-04-26 Motorola, Inc. Power control circuitry for achieving wide dynamic range in a transmitter
JPH06252797A (ja) * 1993-02-23 1994-09-09 Sony Corp 送受信装置
JPH06260864A (ja) * 1993-03-08 1994-09-16 Matsushita Electric Ind Co Ltd 送信出力増幅器
JPH07170202A (ja) * 1993-12-15 1995-07-04 Hitachi Ltd 送信回路
US5426641A (en) * 1994-01-28 1995-06-20 Bell Communications Research, Inc. Adaptive class AB amplifier for TDMA wireless communications systems
GB2286305B (en) * 1994-01-29 1998-12-02 Motorola Ltd Power amplifier for radio transmitter and dual mode remote radio
FR2716313B1 (fr) * 1994-02-11 1996-04-12 Alcatel Mobile Comm France Dispositif de commande de la polarisation d'un amplificateur.
JPH0946152A (ja) * 1995-07-28 1997-02-14 Hitachi Ltd 無線送受信装置
JPH09238032A (ja) * 1996-02-29 1997-09-09 Nec Corp Ｏｔａおよびバイポーラマルチプライヤ
JPH1155131A (ja) * 1997-08-06 1999-02-26 Nec Corp 無線送信電力制御装置
JP2000022464A (ja) * 1998-07-03 2000-01-21 Mobile Komu Tokyo:Kk 高周波用パワーモジュール
JP2000151317A (ja) * 1998-11-10 2000-05-30 Hitachi Ltd 送信機および電力増幅器
JP2001203591A (ja) * 2000-01-18 2001-07-27 Hitachi Kokusai Electric Inc 送信装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101102975B1 (ko) * 2004-12-30 2012-01-05 매그나칩 반도체 유한회사 디지털 제어 가변 이득 증폭기

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