JP2011015239A - 増幅回路及び該増幅回路に用いられるバイアス調整方法 - Google Patents
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Abstract
【解決手段】バイアス調整手段(たとえば、検波回路31、帰還回路32及びリミタ回路33)により、増幅素子20a(たとえば、GaN−FET)の出力パワーが検波され、同出力パワーが同増幅素子20aの飽和出力パワーに対して相対的に小さい動作状態のとき、同増幅素子20aの出力電流が相対的に小さくなるようにゲートバイアス電圧gbが調整される一方、上記出力パワーが増加する動作状態のとき、同出力パワーの増加に対応して増幅素子20aの出力電流を増加させるようにゲートバイアス電圧gbが調整される。
【選択図】図1
Description
増幅器10は、増幅素子10aとして、たとえば1段構成のGaN−FETのソース接地回路を有している。また、増幅器10には、入力端子11と、出力端子12と、ゲートバイアス端子13と、ドレインバイアス端子14とが設けられている。入力端子11は、外部から与えられた入力信号inをGaN−FETのゲート電極に入力する。出力端子12は、GaN−FETのドレイン電極から出力信号outを取り出すためのものである。ゲートバイアス端子13は、外部から与えられたゲートバイアス電圧gbをGaN−FETのゲート電極に印加する。ドレインバイアス端子14は、外部から与えられたドレインバイアス電圧Vccを図示しない抵抗を介してGaN−FETのドレイン電極に印加する。
この図8では、増幅器10に対して、ドレインバイアス電圧Vcc及びゲートバイアス電圧gbが共に一定の電圧が加えられている状態での入力パワーに対する出力パワー及びIM3が示されている。すなわち、特性曲線Bでは、増幅器10の出力信号outに現れる基本波成分が示されている。特性曲線Nでは、信号無入力時のドレイン電流を、消費電流の増加を抑えるために低電流に設定された場合の3次相互変調歪成分(IM3)の出力パワーが示されている。また、特性曲線Mでは、信号無入力時のドレイン電流を相対的に大きい電流に設定された場合の3次相互変調歪成分の出力パワーが示されている。増幅器10がバックオフ状態で動作しているとき、特性曲線Nによれば、3次相互変調歪成分が特性曲線Mよりも多くなっている。また、特性曲線Pでは、特性曲線Mに対応するD/U比(desired to undesired signal ratio )が示され、特性曲線Qでは、特性曲線Nに対応するD/U比が示されている。増幅器10がバックオフ状態で動作しているとき、特性曲線Qによれば、D/U比が特性曲線Pよりも小さくなり、IM3が良好でないことを示している。
ドレイン電流が低電流に設定されている場合、図9(a)に示すように、入力パワーが非常に小さい(小信号)とき、ドレイン電流に現れる電流の振幅は全く制限を受けていないが、入力パワーがバックオフ動作時では、ドレイン電流の振幅が増幅されるため、ドレイン電流の振幅の下側(電流値ゼロ)で制限され、歪んだ波形となる。また、入力パワーがさらに大きくなって飽和出力で動作する状態では、ドレイン電流の振幅の上側も最大ドレイン電流に制限されて、さらに歪んだ波形となる。この結果が、図8中のIM3となって現れる。一方、図9(b)に示すように、ドレイン電流が相対的に大きく設定されている場合、バックオフ状態でも、ドレイン電流の振幅は歪みを受けにくいので、IM3は、ドレイン電流が低電流に設定されている場合に比べて良好となる。このように、増幅器10では、消費電力の増加を抑制するために、信号無入力時のドレイン電流を低く設定すると、バックオフ状態におけるIM3が悪くなり、通信システムの運用上で誤動作などの通信品質の劣化が発生するという課題がある。
この増幅器は、高周波信号を伝送する際に使用される。増幅器の位相シフト特性は、増幅素子のバイアス(ドレイン電圧、ドレイン設定電流)によって変化する。位相補償回路では、増幅素子の入力電力が分岐回路を通して検波回路で検波され、その検波電圧に応じてバイアス回路を動作させて増幅素子のバイアスを変化させ、結果的に位相シフト量を減少させる。これにより、増幅器を非線形領域まで動作させたときに発生する信号の位相シフトが補償される。
すなわち、特許文献1に記載された位相補償回路では、増幅器を非線形領域まで動作させたときに発生する信号の位相シフトが補償されるが、この発明とは構成が異なる。
また、上記リミタ回路の上記下限値は、上記増幅素子の入力パワーがバックオフの状態のときに、同増幅素子の出力電流の振幅が制限を受けない値に設定されている。
また、上記増幅素子は、GaN−FETで構成されている。
また、上記リミタ回路の上記上限値及び下限値は、上記増幅素子の入力パワーがバックオフの状態のときに、同増幅素子の出力電流の振幅が制限を受けない値に設定されている。また、上記増幅素子は、GaN−FETで構成されている。
この形態の増幅回路は、同図に示すように、増幅器20と、入力端子21と、出力端子22と、ゲートバイアス端子23と、ドレインバイアス端子24と、検波回路31と、帰還回路32と、リミタ回路33とから構成されている。増幅器20は、窒化ガリウムFET(GaN−FET)で構成されている増幅素子20aを有している。このGaN−FETは、たとえば1段のソース接地回路の構成となっている。
これらの図を参照して、この形態の増幅回路に用いられるバイアス調整方法の処理内容について説明する。
この増幅回路では、バイアス調整手段により、増幅素子20aの出力パワーが検波され、同出力パワーが同増幅素子20aの飽和出力パワーに対して相対的に小さい動作状態のとき、同増幅素子20aの出力電流が相対的に小さくなるようにゲートバイアス電圧gbが調整される一方、上記出力パワーが増加する動作状態のとき、同出力パワーの増加に対応して同増幅素子20aの出力電流を増加させるようにゲートバイアス電圧gbが調整される(バイアス調整処理)。
この形態の増幅回路では、同図4に示すように、図1中の検波回路31、帰還回路32及びリミタ回路33に代えて、検波回路41、電圧変換回路42及びリミタ回路43が設けられている。検波回路41は、検波ダイオードで構成され、増幅器20の入力信号inの入力パワーの一部を検波して検波電圧dnを出力する。電圧変換回路42は、差動増幅器で構成され、検波回路41から出力された検波電圧dnと所定の基準電圧rbとの差分を所定の利得で増幅してゲートバイアス電圧ecを出力する。
この図を参照して、この形態の増幅回路に用いられるバイアス調整方法の処理内容について説明する。
この増幅回路では、バイアス調整手段により、増幅素子20aの入力パワーが検波され、同入力パワーが同増幅素子20aの飽和出力パワーに対して相対的に小さい動作状態のとき、同増幅素子20aの出力電流が相対的に小さくなるようにゲートバイアス電圧gbが調整される一方、上記入力パワーが増加する動作状態のとき、同入力パワーの増加に対応して同増幅素子20aの出力電流を増加させるようにゲートバイアス電圧gbが調整される(バイアス調整処理)。
たとえば、増幅素子20aは、GaN−FETのソース接地回路に限定されず、ソースホロアやゲート接地回路でも、それぞれに対応したバイアス電圧を印加することにより、上記実施形態とほぼ同様の作用、効果が得られる。また、増幅素子20aは、GaN−FETに限定されず、たとえばバイポーラトランジスタのエミッタ接地回路、エミッタホロア又はベース接地回路でも、それぞれに対応したバイアス電圧を印加することにより、上記実施形態に準じた作用、効果が得られる。また、増幅素子20aは、GaN−FETやバイポーラトランジスタに限定されず、マイクロ波帯で用いられる増幅回路に対応可能なものであれば良い。
20a 増幅素子(増幅回路の一部)
31,41 検波回路(バイアス調整手段の一部)
32 帰還回路(バイアス調整手段の一部)
33,43 リミタ回路(バイアス調整手段の一部)
42 電圧変換回路(バイアス調整手段の一部)
Claims (18)
- 増幅素子を有し、該増幅素子の入力側に第1のバイアス電圧が印加されると共に出力側に第2のバイアス電圧が印加された状態で入力信号の増幅を行う増幅回路であって、
前記増幅素子の出力パワーを検波し、該出力パワーが該増幅素子の飽和出力パワーに対して相対的に小さい動作状態のとき、該増幅素子の出力電流が相対的に小さくなるように前記第1のバイアス電圧を調整する一方、前記出力パワーが増加する動作状態のとき、該出力パワーの増加に対応して前記増幅素子の出力電流を増加させるように前記第1のバイアス電圧を調整するバイアス調整手段が設けられていることを特徴とする増幅回路。 - 前記バイアス調整手段は、
前記増幅素子の出力パワーを検波して検波電圧を出力する検波回路と、
該検波回路から出力された前記検波電圧が所定の基準電圧よりも小さいとき、前記増幅素子の出力電流が相対的に小さくなるように前記第1のバイアス電圧を出力する一方、前記検波電圧が前記基準電圧よりも大きいとき、前記増幅素子の出力電流を増加させるように前記第1のバイアス電圧を出力する帰還回路と、
該帰還回路から出力される前記第1のバイアス電圧に対して、所定の下限値以上に制限するリミタ回路とから構成されていることを特徴とする請求項1記載の増幅回路。 - 前記帰還回路は、
前記検波電圧と前記基準電圧との差分を増幅して前記第1のバイアス電圧を出力する差動増幅器で構成されていることを特徴とする請求項2記載の増幅回路。 - 前記リミタ回路の前記下限値は、
前記増幅素子の入力パワーがバックオフの状態のときに、該増幅素子の出力電流の振幅が制限を受けない値に設定されていることを特徴とする請求項2又は3記載の増幅回路。 - 前記増幅素子は、
窒化ガリウムFETで構成されていることを特徴とする請求項1、2、3又は4記載の増幅回路。 - 増幅素子を有し、該増幅素子の入力側に第1のバイアス電圧が印加されると共に出力側に第2のバイアス電圧が印加された状態で入力信号の増幅を行う増幅回路であって、
前記増幅素子の入力パワーを検波し、該入力パワーが該増幅素子の飽和出力パワーに対して相対的に小さい動作状態のとき、該増幅素子の出力電流が相対的に小さくなるように前記第1のバイアス電圧を調整する一方、前記入力パワーが増加する動作状態のとき、該入力パワーの増加に対応して前記増幅素子の出力電流を増加させるように前記第1のバイアス電圧を調整するバイアス調整手段が設けられていることを特徴とする増幅回路。 - 前記バイアス調整手段は、
前記増幅素子の入力パワーを検波して検波電圧を出力する検波回路と、
該検波回路から出力された前記検波電圧が所定の基準電圧よりも小さいとき、前記増幅素子の出力電流が相対的に小さくなるように前記第1のバイアス電圧を出力する一方、前記検波電圧が前記基準電圧よりも大きいとき、前記増幅素子の出力電流を増加させるように前記第1のバイアス電圧を出力する電圧変換回路と、
該電圧変換回路から出力される前記第1のバイアス電圧に対して、所定の上限値以下かつ下限値以上に制限するリミタ回路とから構成されていることを特徴とする請求項6記載の増幅回路。 - 前記電圧変換回路は、
前記検波電圧と前記基準電圧との差分を増幅して前記第1のバイアス電圧を出力する差動増幅器で構成されていることを特徴とする請求項7記載の増幅回路。 - 前記リミタ回路の前記上限値及び下限値は、
前記増幅素子の入力パワーがバックオフの状態のときに、該増幅素子の出力電流の振幅が制限を受けない値に設定されていることを特徴とする請求項7又は8記載の増幅回路。 - 前記増幅素子は、
窒化ガリウムFETで構成されていることを特徴とする請求項6、7、8又は9記載の増幅回路。 - 増幅素子を有し、該増幅素子の入力側に第1のバイアス電圧が印加されると共に出力側に第2のバイアス電圧が印加された状態で入力信号の増幅を行う増幅回路に用いられるバイアス調整方法であって、
バイアス調整手段が、前記増幅素子の出力パワーを検波し、該出力パワーが該増幅素子の飽和出力パワーに対して相対的に小さい動作状態のとき、該増幅素子の出力電流が相対的に小さくなるように前記第1のバイアス電圧を調整する一方、前記出力パワーが増加する動作状態のとき、該出力パワーの増加に対応して前記増幅素子の出力電流を増加させるように前記第1のバイアス電圧を調整するバイアス調整処理を行うことを特徴とするバイアス調整方法。 - 前記バイアス調整処理では、
検波回路が、前記増幅素子の出力パワーを検波して検波電圧を出力する検波処理と、
帰還回路が、前記検波回路から出力された前記検波電圧が所定の基準電圧よりも小さいとき、前記増幅素子の出力電流が相対的に小さくなるように前記第1のバイアス電圧を出力する一方、前記検波電圧が前記基準電圧よりも大きいとき、前記増幅素子の出力電流を増加させるように前記第1のバイアス電圧を出力する帰還処理と、
リミタ回路が、前記帰還回路から出力される前記第1のバイアス電圧に対して、所定の下限値以上に制限するバイアス電圧制限処理とを行うことを特徴とする請求項11記載のバイアス調整方法。 - 前記帰還処理では、
差動増幅器が、前記検波電圧と前記基準電圧との差分を増幅して前記第1のバイアス電圧を出力することを特徴とする請求項12記載のバイアス調整方法。 - 前記バイアス電圧制限処理では、
前記下限値を、前記増幅素子の入力パワーがバックオフの状態のときに、該増幅素子の出力電流の振幅が制限を受けない値に設定することを特徴とする請求項12又は13記載のバイアス調整方法。 - 増幅素子を有し、該増幅素子の入力側に第1のバイアス電圧が印加されると共に出力側に第2のバイアス電圧が印加された状態で入力信号の増幅を行う増幅回路に用いられるバイアス調整方法であって、
バイアス調整手段が、前記増幅素子の入力パワーを検波し、該入力パワーが該増幅素子の飽和出力パワーに対して相対的に小さい動作状態のとき、該増幅素子の出力電流が相対的に小さくなるように前記第1のバイアス電圧を調整する一方、前記入力パワーが増加する動作状態のとき、該入力パワーの増加に対応して前記増幅素子の出力電流を増加させるように前記第1のバイアス電圧を調整するバイアス調整処理を行うことを特徴とするバイアス調整方法。 - 前記バイアス調整処理では、
検波回路が、前記増幅素子の入力パワーを検波して検波電圧を出力する検波処理と、
電圧変換回路が、前記検波回路から出力された前記検波電圧が所定の基準電圧よりも小さいとき、前記増幅素子の出力電流が相対的に小さくなるように前記第1のバイアス電圧を出力する一方、前記検波電圧が前記基準電圧よりも大きいとき、前記増幅素子の出力電流を増加させるように前記第1のバイアス電圧を出力する電圧変換処理と、
リミタ回路が、前記電圧変換回路から出力される前記第1のバイアス電圧に対して、所定の上限値以下かつ下限値以上に制限するバイアス電圧制限処理とを行うことを特徴とする請求項15記載のバイアス調整方法。 - 前記電圧変換処理では、
差動増幅器が、前記検波電圧と前記基準電圧との差分を増幅して前記第1のバイアス電圧を出力することを特徴とする請求項16記載のバイアス調整方法。 - 前記バイアス電圧制限処理では、
前記上限値及び下限値を、前記増幅素子の入力パワーがバックオフの状態のときに、該増幅素子の出力電流の振幅が制限を受けない値に設定することを特徴とする請求項16又は17記載のバイアス調整方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2017192112A (ja) * | 2016-04-15 | 2017-10-19 | 富士通株式会社 | 増幅器 |
JP2019530313A (ja) * | 2016-09-27 | 2019-10-17 | レイセオン カンパニー | 増幅器出力電力制限回路 |
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