KR20030048421A - 포인트 컨택트 어레이, ｎｏｔ 회로, 및 이를 이용한전자회로 - Google Patents

포인트 컨택트 어레이, ｎｏｔ 회로, 및 이를 이용한전자회로 Download PDF

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Abstract

전극들 사이의 컨덕턴스가 전기적으로 역제어되고, 포인트 컨택트가 배치되어, 산술회로, 논리회로, 및 메모리 장치에 응용될 수 있는 포인트 컨택트 어레이를 제공한다. 회로는, 이온전도도와 전자전도도를 갖는 혼합 도전성 재료로 된 제 1 전극과 도전성 재료로서 이루어진 제 2 전극을 각각 포함하는 복수의 포인트 어레이를 구비한다.
상기 회로를 실현하도록 포인트 컨택트들의 컨덕턴스를 제어한다. 그 혼합 도전성 재료는 Ag2S, Ag2Se, Cu2S, 또는 Cu2Se 인 것이 바람직하다. 전극들 사이에 삽입되는 반도체와 절연재료는 GeSx, GeSex, GeTex, 또는 WOx(0<x<100) 로 된 결정체 또는 비결정체인 것이 바람직하다. NOT 회로는, 2 단자 성분으로 이루어진 원자스위치이고, 이온 전도도와 전자전도도를 갖는 혼합 도전성 재료로 된 제 1 전극과 도전성 재료로 된 제 2 전극을 구비하며, 전극들 간의 컨덕턴스가 제어될 수 있는 장치를 구비한다.

Description

포인트 컨택트 어레이, ＮＯＴ 회로, 및 이를 이용한 전자회로 {POINT CONTACT ARRAY, NOT CIRCUIT, AND ELECTRONIC CIRCUIT COMPRISING THE SAME}
기술분야
본 발명은, 컨덕턴스를 제어하기 위해서 서로 대향하는 전극들 사이에 포인트 컨택트가 형성되거나 끊어지는 복수개의 장치를 구비하는 포인트 컨택트 어레이, NOT 회로 및 이를 이용한 전자회로에 관한 것으로서, 보다 상세하게는, 컨덕턴스를 제어하기 위해서 서로 대향하는 전극들 사이에 포인트 컨택트가 형성되거나 끊어지는 전자회로 (이하, 설명하는 원자 스위치) 를 구비하는 NOT 회로에 관한 것이다.
배경기술
관련기술 [1] 로서, 컨덕턴스를 제어하기 위해서 포인트를 컨택트를 형성하는 방법이, 예를 들면, J.K. Gimzewski 와 R.Moller: Phys. Rev. B36, p1284, 1987, J. L. Costa-Kramer, N. Garcia, P. Garcia-Mochales, P.A. Serena, M. I. Marques, 와 A. Corrcia: Phys. Rev. B55, p5416, 1997, 와 H. Ohnishi, Y. Kondo, 및 K. Takayanagi: Nature, Vol. 395, p780, 1998 에 개시된다.
이 각각의 방법들은 각각의 포인트 컨택트를 형성하고 제어하기 위해서 피에조 (piezo) 장치를 요구한다. 즉, 피에조 장치를 구동함으로써 그 피에조 장치가 설치된 금속 프로브가 반대편 전극에 대하여 매우 정확하게 위치되어, 프로브와 반대편 전극 간에 포인트 컨택트가 형성된다. 그 상태는 제어된다.
이 기술에 더하여, 관련기술 [2] 로서, 각각의 포인트 컨택트의 컨덕턴스를 제어하는 방법으로서 유기 분자를 이용하는 방법이 C. P. Collier 등: Science, Vol. 285, p391, 1999 에 개시된다.
이 방법에 따르면, 전극 사이에 고전압을 인가함으로써 서로 대향하는 전극들에 의해 샌드위칭되는 1 개 분자두께의 로탁세인 (rotaxane) 분자의 전도도가 변경된다. 즉, 전극들 사이에 샌드위칭되는 로탁세인 분자들이 초기에는 전도도를 나타낸다. 일정 극성의 소정 전압 이상의 전압이 인가되는 경우, 분자들이 산화되어 전도도가 감소되므로, 전극들이 서로 격리된다.
[3] 통상, AND 회로와 OR 회로가 2 단자 장치로서 기능하는 다이오드를 이용하여 형성될 수 있음이 알려져 있다.
한편, 또한, NOT 회로는 단지 다이오드만을 이용해서 형성될 수 없음도 잘 알려져 있다. 즉, NOT 회로는 통상의 2 단자 장치만을 이용해서는 형성할 수 없다. 따라서, NOT 회로의 형성은 3 단자 장치로서 기능하는 트랜지스터를 요구한다.
모든 논리회로는 AND 회로, OR 회로, 및 NOT 회로의 결합을 이용하여 구성될 수 있다. 즉, 3 단자 회로는 임의의 논리회로 형성에 반드시 필요하다. 이 사실은, 예를 들면, Nikkan Kogyo Shinbun Co., Ltd. (I) 에 의해 발행된 "NYUMON ELECTORNICS KOHZA (Library of Introduction to Electronics) Digital Circuit", Vol.2, pages 1 내지 7 에 상세히 개시된다.
최근, 실리콘 장치의 집적이 그 한계에 접근하고 있기 때문에, 분자 장치와 같은 새로운 나노미터 크기의 장치가 개발되고 있다. 예를 들면, 카본 나노튜브를 이용한 트랜지스터의 실험결과가, Nature, Vol. 393, pages 49 내지 50, 1998 (II) 에 개시된다.
발명의 개시
그러나, 상술한 관련기술 [1] 의 방법에 따르면, 1 개의 포인트 컨택트는 1 이상의 피에조 장치와 그 장치를 구동하기 위한 복잡한 제어회로를 요구한다. 이 구성요소들을 집적하는 것은 매우 어렵다.
상술한 관련기술 [2] 의 방법에 따르면, 일시적으로 산소분자가 감소되어 전도도가 회복되지 않을 수 있으므로, 애플리케이션이 현저하게 제한된다. 또한, [3] 에서는, 상술한 3 단자 회로가 소형화를 방해하는 하나의 요인이 된다.
예를 들면, 상술한 문서 (II) 에 따르면, 반도체 장치를 제조하는데 기존 공정을 적용함으로써, 카본 나노튜브가 아닌, 게이트 등의 구조가 형성된다. 따라서, 전체 트랜지스터의 크기는 통상의 트랜지스터의 크기와 크게 다르지 않다. 즉, 사실상, 나노미터 크기의 장치개발은 여전히 기본원리를 설명하는 수준에 머물고 있다.
상기 상황을 고려하여, 본 발명의 제 1 목적은, 각각의 전극사이의 컨덕턴스를 전기적으로 역제어하며, 산술회로, 논리회로, 및 메모리 장치에 각각 적용될 수 있는 복수개의 포인트 컨택트를 구비하는 포인트 컨택트 어레이를 제공하는 것이다.
본 발명의 제 2 목적은 나노미터 크기의 회로장치를 포함하는 NOT 회로와 이를 이용한 전자회로를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명에 따르면,
[1] 이온전도도와 전자전도도를 가지는 혼합 도전성 재료로 제조된 제 1 전극과 도전성 물질로 제조된 제 2 전극을 각각 포함하며, 그 전극들 사이의 컨덕턴스를 제어할 수 있는 복수개의 전자장치를 포함하는 포인트 컨택트 어레이를 제공한다.
[2] [1] 에서 설명된 포인트 컨택트 어레이에서, 이동 이온 (M 이온: M 은 금속원소를 의미) 을 갖는 혼합 도전성 재료가 이동 이온 (M) 의 소스상에 형성되는 것이 바람직하다.
[3] [1] 또는 [2] 에 설명된 포인트 컨택트 어레이에서, 혼합 도전성 재료는 Ag2S, Ag2Se, Cu2S, 또는 Cu2Se 인 것이 바람직하다.
[4] [1], [2], 또는 [3] 에서 설명된 포인트 컨택트 어레이에서, 혼합 도전성 재료에 포함된 이동이온은, 제 1 전극과 제 2 전극 사이에 브리지를 형성하여 전극들 사이에 컨덕턴스를 변경시키는 것이 바람직하다.
[5] [1], [2], 또는 [3] 에서 설명된 포인트 컨택트 어레이에서, 이온을 용해하고 그 이온의 용해로 인한 전자전도도와 이온전도도를 나타내는 반도체 또는 절연재료가 제 1 전극과 제 2 전극 사이에 배치되고, 혼합 도전성 재료내에 포함된 이동 이온이 반도체 또는 절연재료에 진입하여 그 반도체 또는 절연재료의 컨덕턴스를 변경시키는 것이 바람직하다.
[6] [5] 에서 설명된 포인트 컨택트 어레이에서, 반도체 또는 절연재료는 결정 또는 비결정의 GeSx, GeSex, GeTex, 또는 WOx(0<X<100) 인 것이 바람직하다.
[7] [1], [2], [3], [4], [5], 또는 [6] 에서 설명된 포인트 컨택트 어레이에서, 1 개 이상의 부분이 혼합 도전성 재료로 커버되고, 제 1 전극으로서 기능하는 금속선과, 제 2 전극으로 기능하는 금속선, 및 1 개 이상의 전극으로서 기능하는 복수개의 금속선이 있고, 이 금속선들의 각각의 교차지점에 포인트 컨택트가 배치되는 것이 바람직하다.
[8] [1], [2], [3], [4], [5], [6], 또는 [7] 에서 설명된 포인트 컨택트 어레이에서, 각각의 포인트 컨택트의 컨덕턴스는 양자화되는 것이 바람직하다.
[9] [8] 에서 설명된 포인트 컨택트 어레이는, 각각의 포인트 컨택트의 양자화된 컨덕턴스가 기록 상태로서 이용되어 다수개의 기록메모리장치로서 기능할 수 있다.
[10] [8] 에서 설명된 포인트 컨택트 어레이는, 각각의 포인트 컨택트의 양자화된 컨덕턴스가 입력신호로서 사용되고, 각각의 전극의 전압이 입력신호의 가산 또는 감산을 행하도록 제어되는 것이 바람직하다.
[11] [1], [2], [3], [4], [5], [6], 또는 [7] 에서 설명된 포인트 컨택트 어레이는 입력신호로서 사용되는 각각의 포인트 컨택트의 일단에서의 전압이 논리회로로서 기능할 수 있다.
[12] 단지 2 단자 장치를 포함하는 NOT 회로를 제공한다.
[13] 2 단자 장치로서 기능하는 원자 스위치를 포함하여 NOT 회로를 제공한다.
[14] [13] 에서 설명된 NOT 회로에서, 원자 스위치는, 이온전도도와 전자전도도를 갖는 혼합 도전성 재료로 제조된 제 1 전극, 도전성 재료로 제조되는 제 2 전극을 포함하며, 그 제 1 전극과 제 2 전극 사이의 컨덕턴스를 제어할 수 있는 장치를 포함하는 것이 바람직하다.
[15] [14] 에서 설명된 NOT 회로에서, 혼합 도전성 재료는 Ag2S, Ag2Se, Cu2S, 또는 Cu2Se 인 것이 바람직하다.
[16] [14] 또는 [15] 에서 설명된 NOT 회로는, 원자 스위치 뿐만 아니라, 2 단자 장치로서 각각 기능하는 저항과 커패시터를 포함한다.
[17] [16] 에서 설명된 NOT 회로는, 저항과 커패시터에 더하여 다이오드를 포함한다.
[18] [16] 에서 설명된 NOT 회로는, 원자스위치의 컨덕턴스를 조절하기 위해서, 커패시터를 통하여 원자스위치에 인가되는 전압이 조절되는 것이 바람직하다.
[19] [13] 내지 [18] 의 어느 하나에서 설명된 NOT 회로와 원자스위치를 각각 포함하는 AND 회로 및 OR 회로의 결합을 포함하는 전자회로가 제공된다.
도면의 간단한 설명
도 1 은, 본 발명에 따라서, 복수개의 포인트 컨택트가 배치된 포인트 컨택트 어레이를 나타내는 개략 투시도이다.
도 2 는 본 발명에 따른 다수개의 스토리지 메모리를 구성하는 포인트 컨택트 어레이를 나타내는 개략도이다.
도 3 은 본 발명의 제 1 실시형태에 따라서, 다수개의 스토리지 메모리의 판독결과를 나타내는 도면이다.
도 4 는 본 발명의 제 2 실시형태에 따라서, 포인트 컨택트 어레이를 구비하는 가산회로에 의해 산술연산의 결과를 나타내는 도면이다.
도 5 는 본 발명의 제 3 실시형태에 따라서, 포인트 컨택트 어레이를 구비하는 감산회로에 의해 산술연산의 결과를 나타내는 도면이다.
도 6 은 본 발명의 제 4 실시형태에 따라서, 포인트 컨택트 어레이를 구비하는 OR 게이트의 개략도이다.
도 7 은 본 발명의 제 4 실시형태에 따라서, 포인트 컨택트 어레이를 구비하는 OR 게이트의 연산결과를 나타내는 도면이다.
도 8 은 본 발명의 제 4 실시형태에 따라서, 포인트 컨택트 어레이 논리회로의 등가회로를 나타내는 도면이다.
도 9 는 본 발명의 제 5 실시형태에 따라서, 포인트 컨택트 어레이를 구비하는 AND 게이트의 개략도이다.
도 10 은 본 발명의 제 5 실시형태에 따라서, 포인트 컨택트 어레이를 구비하는 AND 게이트의 연산결과를 나타내는 도면이다.
도 11 은 본 발명의 제 6 실시형태에 따라서, 포인트 컨택트 어레이를 형성하는 방법을 나타내는 도면이다.
도 12 는, 본 발명의 제 7 실시형태에 따라서, 반도체의 전도도를 제어하는 포인트 컨택트 어레이의 개략도이다.
도 13 은 본 발명의 제 8 실시형태에 따라서 혼합 도체로 부분적으로 커버된 전극을 갖는 포인트 컨택트 어레이의 개략도이다.
도 14 는 본 발명의 제 9 실시형태에 따른 NOT 회로의 개략도이다.
도 15 는 본 발명의 제 9 실시형태에 따라서 MOT 회로의 연산원리를 나타내는 그래프이다.
도 16 은 본 발명의 제 10 실시형태에 따른 NOT 회로의 개략도이다.
도 17 은 본 발명의 제 10 실시형태에 따라서 NOT 회로의 연산원리를 나타내는 그래프이다.
도 18 은 본 발명의 제 11 실시형태에 따른 NOT 회로의 개략도이다.
도 19 는 본 발명의 제 11 실시형태에 따라서 NOT 회로의 연산원리를 나타내는 그래프이다.
도 20 은 본 발명의 제 12 실시형태에 따른 NOT 회로의 개략도이다.
도 21 은 본 발명의 제 13 실시형태에 따른 1자리의 2진 가산기의 개략도이다.
도 22 는 본 발명의 제 13 실시형태에 따른 1자리의 2진 가산기의 논리심볼을 나타내는 도면이다.
도 23 은 본 발명의 제 13 실시형태에 따라서 1자리의 2진 가산기의 진리표를 나타내는 도면이다.
본 발명을 실시하는 최선의 모드
이하, 첨부한 도면을 참조하여 본 발명의 실시형태를 설명한다.
도 1 은 본 발명에 따라서, 복수개의 포인트 컨택트가 배치된 포인트 컨택트 어레이를 나타내는 개략 투시도이다.
도 1 에 나타낸 바와 같이, 이동 이온들 (원자들; 5) 을 각각 포함하는 포인트 컨택트 (브릿지) (6, 7) 들이 하나의 금속선 (제 1 전극; 2) 과 금속선들 (제 2 전극; 3, 4) 에 형성되며, 그 금속선 (2) 은 전자/이온 혼합 도체 (1) 로 커버된다. 이 구성요소들은 절연기판 (8) 에 배치된 후, 절연재료 (도시생략) 를 이용하여 고정된다.
반도체 또는 절연재료가 제 1 전극과 제 2 전극 사이에 삽입되는 경우, 이동 이온들은 반도체 또는 절연체에 용해되어 반도체의 컨덕턴스를 변경시킨다.
그 결과, 전극들 간의 컨덕턴스가 변경된다. 그 변화량은 반도체 또는 절연재료 내에 용해된 이동 이온들의 양에 의존한다.
간략함을 위해서, 도 1 은 전자/이온 혼합 도체 (1) 로 커버된 1 개의 금속선 (제 1 전극; 2) 과 2 개의 금속선 (제 2 전극; 3, 4) 를 구비하는 포인트 컨택트 어레이를 나타낸다. 포인트 컨택트의 개수는 전극을 각각 구성하는 금속선의 개수를 승산함으로써 획득된다. 이 경우, 2 ×1 개, 즉 2 개의 포인트 컨택트가 형성된다. 제 1 전극과 제 2 전극을 구성하는 금속선의 개수가 증가되는 경우, n ×n 개의 포인트 컨택트를 갖는 포인트 컨택트 어레이가 형성될 수 있다.
본 발명에 따르면, 제 1 전극 (2) 과 제 2 전극 (3, 4) 사이에 전압이 인가되면, 이온 원자를 구비하는 브리지들 (6, 7) 이 형성되거나 소멸한다. 따라서, 전극들 사이에 형성되는 포인트 컨택트의 컨덕턴스가 제어된다. 특히, 제 1 전극 (2) 에 대하여 적절한 음의 전압이 인가되는 경우, 전압과 전류의 영향으로 인해 전자/이온 혼합 도전성 재료 내의 이동이온 (원자) 이 응결되어 (precipitated), 전극들 사이에 브릿지 (6, 7) 들을 형성한다. 그 결과, 각각의 전극들 사이의 컨덕턴스가 증가된다. 한편, 제 2 전극들 (2, 3) 에 적절한 양의 전압이 인가되는 경우, 이동이온 (원자) 들은 전자/이온 혼합 도전성 재료로 복귀하여, 브릿지 (6, 7) 가 소멸한다. 즉, 컨덕턴스가 감소된다.
상술한 바와 같이, 각각의 금속선에 인가되는 전압은 독립적으로 제어되어, 제 1 전극 (2) 과 제 2 전극들 (3, 4) 의 각각의 교차점에서 형성되는 포인트 컨택트가 독립적으로 제어될 수 있다. 즉, 각각의 교차점에서의 포인트 컨택트의 컨덕턴스는 독립적으로 제어될 수 있다.
이러한 방식으로, 포인트 컨택트를 구비하는 메모리 장치 또는 산술 장치와 같은 전자장치 및 그 전자창치를 구비하는 전자회로가 형성될 수 있다.
이하, Ag 이동이온의 소스인 Ag2S 와 Ag 의 전자/이온 혼합 도전성 재료로 이루어진 제 1 전극 및 Pt 로 이루어진 제 2 전극들을 이용한 실시형태를 설명한다. 다른 재료들을 이용하여 유사한 결과를 획득할 수 있음은 명백하다.
약 10 개의 Ag 원자가 있는 경우, 각각의 브릿지가 충분히 형성될 수 있다.측정결과에 기초하여, 전압이 100 ㎷ 이고, 초기 교차전극 저항이 100 ㏀ 인 조건에서는, 전자/이온 혼합 도체로서 기능하는 Ag2S 로부터 10 개의 Ag 원자들을 유도하는데 요구되는 시간, 즉, 브릿지를 형성하는 데 요구되는 시간은, 최대 수십 나노 초로 추정된다. 브릿지를 형성하는데 요구되는 전력은 나노와트급의 차수이며, 즉 전력은 작다. 따라서, 본 발명의 애플리케이션은, 저전력소비를 갖는 고속 장치의 구성을 실현시킨다.
이하, 본 발명의 제 1 실시형태를 설명한다.
도 2 는 본 발명에 따른 포인트 컨택트 어레이의 개략도를 나타내며, 그 포인트 컨택트 어레이는 다수개의 메모리 장치에 인가된다.
간략함을 위해서, 도 1 과 유사한 방식으로, 2 개의 포인트 컨택트를 구비하는 샘플이 사용된다. 이 경우, Ag2S 가 제 1 전극으로서 기능하는 전자/이온 혼합 도전성 재료 (11)로서 사용되며, Ag 선은 금속선 (10) 으로서 사용된다. Pt 선은 제 2 전극으로서 각각 기능하는 금속선 (13, 14) 으로서 사용된다. 제 1 금속선은 접지되고, 전압 V1 및 V2 는 각각 제 2 전극 (13, 14) 에 독립적으로 인가된다. V1 및 V2 로서 음의 전압이 사용되는 경우, 전자/이온 혼합 도전성 재료 (11) 에 포함된 Ag 원자 (12) 가 응결되어 브릿지 (15, 16) 를 형성한다. V1 및 V2 로서 양의 전압이 사용되는 경우에는, 브릿지 (15, 16) 내의 Ag 원자 (12) 가 전자/이온 혼합 도전성 재료 (11) 에 복귀하여, 브릿지 (15, 16) 를 소멸시킨다. 본 출원의 발명자에 의한 일본 특허출원번호 제 2000-265344 호는 상세한 메커니즘을 제안한다.
본 발명에 따르면, 복수개의 포인트 컨택트의 사용은, 이하 설명하는 새로운 기능을 구현한다.
본 발명에 따라서, 각각의 포인트 컨택트의 컨덕턴스를 제어하기 위해서, 펄스전압이 인가된다. 즉, 컨덕턴스를 증가시키기 위해서, 50 ㎷ 의 전압이 5 ㎳ 동안 인가된다. 컨덕턴스를 감소시키기 위해서는, -50 ㎷ 의 전압이 5 ㎳ 동안 인가된다. 따라서, 각각의 포인트 컨택트의 양자화된 컨덕턴스의 변환이 실현된다. 즉, 그 변환은 메모리의 기입연산에 대응한다.
기록상태를 판독하기 위해서, V1 및 V2 는 10 ㎷ 로 설정되어, 판독 연산에 의해 기록된 컨덕턴스가 변경되지 않는다. 이 경우, 포인트 컨택트의 제 2 전극으로서 각각 기능하는 금속선 (13, 14) 을 통해 흐르는 전류 I1과 I2가 측정된다. 도 3 은 그 결과를 나타낸다.
도 3 을 참조하면, I1은 가는 실선에 의해 나타내고, I2는 굵은 실선에 의해 나타낸다. 포인트 컨택트 (15 또는 16) 에 매초 판독 연산이 행해진다. 매 판독연산 후에는, 기록상태가 판독된다. 좌측의 세로좌표축은 실제 측정된 전류를 의미한다. 우측의 세로좌표축은 그것에 대응하는 양자화된 컨덕턴스를 의미한다. 인가된 전압 (10㎷) 에 의해 측정된 전류를 제산함으로써 컨덕턴스가 획득된다.
그래프로부터 각각의 포인트 컨택트의 컨덕턴스가 양자화됨을 알 수 있다.즉, N1이 브릿지 15 로서 기능하는 제 1 포인트 컨택트의 양자화된 컨덕턴스의 양자수 (quantum number) 를 의미하고, N2가 브릿지 16 로서 기능하는 제 2 포인트 컨택트의 양자화된 컨덕턴스의 양자수를 의미한다고 가정하면, N1= 0 내지 3 이고, N2= 0 내지 3 이어서, 총 16 개의 기록상태가 실현된다.
본 실시형태에 따르면, N = 0 내지 3 의 4 개의 양자화된 상태가 이용된다. 보다 큰 양자수를 갖는 상태가 이용되면, 기록밀도가 증가될 수 있다. 포인트 컨택트의 개수를 증가시킴으로써 기록밀도가 증가될 수 있음은 명백하다.
이하, 본 발명의 제 2 실시형태를 설명한다.
우선, 제 1 실시형태에 나타낸 구성을 갖는 가산회로가 실현된 실시예를 설명한다.
본 발명에 따르면, 입력은, 브릿지 (15, 16) 로서 기능하는 포인트 컨택트의 양자화된 컨덕턴스의 양자수 (N1, N2) 를 의미한다. 입력연산은, N1과 N2각각을 원하는 값으로 설정하기 위해서, 전압 V1 과 V2 를 제어함으로써 행해진다. V1 과 V2 는 판독전압, 예를 들면, 10 ㎷ 으로 설정되고, 제 1 전극 (10) 으로부터 접지전압으로 흐르는 전류 Iout이 측정되어, 산술연산의 결과가 획득된다.
도 4 는, 본 발명의 제 2 실시형태에 따른 산술연산의 결과를 나타낸다. 그래프 하단에는, 입력 N1과 N2, 및 측정된 Nout이 그래프의 횡축에 대응하도록 나타낸다. 획득된 전류 Iout 은 (N1+ N2) 에 대응하여 양자화된 컨덕턴스를 갖는다. 즉, 가산연산이 정확하게 행해진다. 본 실시형태에 따르면, N1= 0 내지 3, N2= 0 내지 3 에 대응하는 16 개의 가산 결과가 제 1 실시형태와 동일한 방식으로 나타낸다. 또한, 보다 큰 양자수가 사용될 수 있다. 또한, 사용된 포인트 컨택트의 개수, 즉 입력 개수로는, 3 개 이상의 입력이 사용될 수 있다.
이하, 본 발명의 제 3 실시형태를 설명한다.
제 1 실시형태에 나타낸 구성이 감산회로에도 적용될 수 있다. 입력은 제 2 실시형태에서 설명한 동일한 방법에 의해 제어된다. 감산시, 절대값이 같고 극성이 서로 반대인 전압이 V1 과 V2 로서 이용될 수 있다. 예를 들면, V1 이 10 ㎷ 로 설정되고, V2 가 -10㎷ 로 설정되는 경우, 양자화된 컨덕턴스, N1- N2에 대응하는 전류 Iout가 제 1 전극으로부터 접지전압으로 흐른다. 그 때, 제 1 전극으로부터 접지전압 방향으로 전류가 흐르는 경우, 산술연산의 결과는 양의 값을 가리킨다. 전류가 접지전압으로부터 제 1 전극 방향으로 흐르는 경우에는, 산술연산의 결과는 음의 값을 가리킨다.
도 5 는 제 3 실시형태에 따른 산술연산의 결과를 나타낸다.
N1- N2의 산술연산은 정확하게 행해진다. 또한, 3 개 이상의 포인트 컨택트가 사용되는 경우, (N1+ N2- N3) 의 산술연산이 1 번에 행해질 수 있다. 이 경우, 예를 들면, V1 과 V2 가 10 ㎷ 로 설정되고, V3 이 -10㎷ 로 설정되는 경우, 산술연산이 행해질 수 있다.
이하, 본 발명의 제 4 실시형태를 설명한다.
본 실시형태에 따르면, 논리회로는 본 발명에 따른 포인트 컨택트를 이용하여 구성된다. 논리회로의 구성에서, 제 1 실시형태 내지 제 3 실시형태와 달리, 각각의 포인트 컨택트의 양자화된 컨덕턴스의 변환이 이용되지 않는다. 즉, 포인트 컨택트는 온-오프 (on-off) 스위칭 장치로서 이용된다. 통상, 온 상태에서의 저항은 1 ㏀ 이하이고, 오프 상태에서의 저항은 100 ㏀ 이상이다.
도 6 은 본 발명에 따른 포인트 컨택트를 이용하여 형성된 OR 게이트의 개략도이다.
Ag 선 (21, 22) 는 Ag2S (23, 24) 로 각각 커버되어, 제 1 전극들을 형성한다. Ag2S (23, 24) 상에 형성되는 Ag 브릿지 (25, 26) 는 제 2 전극으로서 기능하는 Pt 전극 (20) 에 대향하여, 포인트 컨택트를 형성한다. Pt 전극 (20) 의 일단은 저항 (27; 본 실시형태에서는 10 ㏀) 을 통하여 기준전압 Vs에 접속되며, 타단은 출력전압 Vout를 발생시키는 출력단자로서 기능한다. 입력전압 V1 과 V2 는 Ag 선 (21, 22) 에 인가되어, 브릿지 (25, 26) 를 형성하거나 소멸시킨다. 따라서, 각각의 포인트 컨택트는 온-오프 스위칭 장치로서 기능한다.
도 7 은 연산결과를 나타낸다. 본 실시형태에 따르면, 입력들, 즉, V1 및 V2 는 매초 변경되면서 출력 Vout를 측정한다.
2 입력 OR 게이트에서는, 이진 로 레벨 (low-level) 입력과 하이 레벨(high-level) 입력에 대하여, 2 개의 입력중 하나가 하이 레벨을 가리키면, 출력은 하이레벨로 되어야 한다.
OR 게이트는, 로 레벨로서 O V (기준전압 Vs 도 동일한 값을 갖는다), 하이 레벨로서 200 ㎷ 를 이용하여 동작한다. 도 7a 는 이러한 경우의 결과를 나타낸다.
2 개의 입력 V1 과 V2 중의 어느 하나가 200 ㎷ 인 경우에는, 출력 Vout이 거의 200 ㎷ 를 가리킨다. 그래프로부터 정상동작이 파악된다. 하이 레벨 전압이 500 ㎷ 까지 증가되는 경우에는, 유사한 결과 (도 7b) 가 획득된다.
도 8 은 본 논리회로의 등가회로도이다.
기준전압 Vs 와 입력전압 V1 및 V2 는 브릿지 (25, 26) 를 형성하거나 소멸시켜, 저항 R1 과 R2 의 저항값의 변화를 야기한다 (브릿지에 의해 형성된 포인트 컨택트의 저항값). 비록 전극 (20; 도 6) 상의 2 개 포인트 컨택트 간의 저항값 R12 (약 수 옴에서 수십 옴) 가 작더라도, 그 저항값은 R0 (10 ㏀), 과 R1 및 R2 (1㏀ 내지 1 ㏁) 에 비해 무시할 만하다.
우선, V1 과 V2 가 모두 0 V 이면, 그 시스템에 접속된 모든 3 개의 전압이 O V 를 가리킨다. 따라서, 출력 Vout은 반드시 0 V 를 가리킨다. 그 후, V1 이 0V 이고, V2 가 200 ㎷ (500 ㎷) 인 경우, 브릿지 (25; 도 6) 가 성장하고, 저항 R2 의 저항값이 감소한다. 통상, 그 저항값은 1 ㏀ 이하이다.
그 결과, R2 의 저항값이 R0 저항값 크기보다 1 차수 이상 적으므로, V2' 는약 200 ㎷ (500 ㎷) 를 가리킨다. 이 경우, 또한, V1' 이 약 200 ㎷ (500 ㎷) 를 가리키므로, 브릿지가 소멸하는 전압이 브릿지 (26; 도 6) 에 인가되어, R1 이 1 ㏁ 이상의 큰 값을 가리킨다. 그 결과, V1 이 0 V 인 경우, R0, R1 >> R2 이다. 따라서, V1' 는 V2' 와 등가인 약 200 ㎷ (500 ㎷) 를 가리킨다. 따라서, 출력이 200 ㎷ (500 ㎷) 을 가리킨다. 정확하게는, 브릿지 25 의 성장과 브릿지 26 의 소멸이 동시에 발생하여, 상술한 결과를 야기한다.
V1 이 200 ㎷ (500 ㎷) 이고, V2 가 0V 인 경우, 유사한 설명이 그 경우에 적용될 수 있다. V1 과 V2 모두 200 ㎷ (500 ㎷) 인 경우, 브릿지 25 와 브릿지 26 모두 성장한다. 그 결과, V1 과 V2 의 전압, 즉, 200 ㎷ (500 ㎷) 이 발생된다.
이하, 본 발명의 제 5 실시형태를 설명한다.
본 실시형태에 따라서, AND 게이트의 구성을 도 9 를 참조하여 설명한다.
본 실시형태에 따르면, Ag2S 박막 (31) 로 커버되는 Ag 선 (30) 의 일단이 저항 (37) 을 통하여 기준전압 (Vs) 에 접속된다. 타단은 출력단자이다. 이동이온으로서 기능하는 Ag 원자의 응결에 의하여 형성된 브릿지 (33, 34) 는 2 개의 Pt 전극 (35, 36) 에 각각 대향하도록 형성된다. 입력전압 (V1, V2) 이 2 개의 Pt 전극 (35, 36) 에 인가된다. 도 9 에서, 참조부호 (32) 는 Ag2S 박막 (31) 내의 Ag 이온을 의미한다.
도 10 은 AND 게이트의 산술연산결과를 나타낸다. 2 입력 AND 게이트에서, 2 개의 입력이 모두 하이 레벨인 경우, 출력 Vout이 하이 레벨이 된다.
도 10a 는 하이 레벨이 200 ㎷ 로 설정되는 경우의 연산결과를 나타낸다. 이 경우에는, 기준전압도 200 ㎷ 로 설정된다.
도 10b 는 하이 레벨이 500 ㎷ 로 설정되는 경우의 연산결과를 나타낸다. 이 경우에는, 기준전압도 500 ㎷ 로 설정된다.
도 10 을 참조하면, 하이 레벨이 200 ㎷, V1 이 0V, V2 가 200 ㎷ 로 설정되는 경우, 출력 Vout은 일부 값 (약 50 ㎷) 를 가리킨다. 그러나, 다른 경우에서는, 출력은 로 레벨로서 OV, 하이 레벨로서 200 ㎷ 를 가리킨다. 하이 레벨이 500 ㎷ 로 설정되는 경우, 정상동작이 모든 입력 패턴에서 행해진다. 200 ㎷ 를 이용하는 연산의 경우, 로 레벨을 결정하는 임계전압이 100 ㎷ 로 설정되면, 아무런 문제가 생기지 않는다. 그 이유는 후술하기로 한다.
도 8 을 참조하여 AND 게이트의 동작원리를 다시 설명한다. 본 실시형태에 따라서, 기준전압 Vs 는 하이레벨 (200 ㎷ 또는 500 ㎷) 이다. 우선, V1 과 V2 가 모두 0V 이면, 브릿지 33 과 브릿지 34 (도 9) 가 모두 성장한다. 따라서, 통상, 저항 R1 과 R2 의 저항값은 각각 1 ㏀ 이하이다. 즉, 로 레벨에서의 입력전압이, R0 저항값 (10 ㏀) 보다 1 차수 이상 적은 크기인 저항값을 통하여 출력단자에 접속된다. 따라서, 출력 Vout는 0V 를 가리킨다. 그 후, V1 은 0V, V2 는 200 ㎷ (500 ㎷) 인 경우, 브릿지 33 (도 9) 만 성장한다.
한편, 브릿지 34 에서는, 전압 V2' 가 전압 V1 으로 인하여 200 ㎷ (500 ㎷)적다. 즉, 브릿지를 소멸시킬 수 있는 극성의 전압이 브릿지 34 에 인가되어, 브릿지 34 가 소멸된다. R2 의 저항값은 약 1 ㏁ 까지 증가한다. 이 경우, V2' 와 V2 간의 전위차가 작으면, 브릿지가 충분히 소멸되지 않는다. 따라서, R2 의 저항값이 충분히 증가하지 않는다. 따라서, 상술한 일부 출력이 발생할 수 있다. 그러나, 하이레벨 전압이 500 ㎷ 로 설정되는 경우에는, V2' 와 V2 간의 전위차가 충분히 증가한다. 따라서, 완벽한 정상동작이 실현된다.
V1 이 200 ㎷ (500 ㎷), V2 가 0V 인 경우에도 동일한 설명이 적용된다. 포인트 컨택트로 이루어진 브릿지 33 과 브릿지 34 의 특성이 서로 약간 다르기 때문에, 동작전압이 200 ㎷ 일 경우, 정상출력이 획득된다. 그 결과, V1 과 V2 모두 200 ㎷ (500 ㎷) 인 경우, 브릿지 33 과 브릿지 34 의 형성 또는 소멸이 발생하지 않는다. 모든 전압이 200 ㎷ (500 ㎷) 이므로, 출력전압도 200 ㎷ (500 ㎷) 을 가리킨다.
포인트 컨택트를 이용하는 논리회로를 설명하였다. 상술한 실시형태들에 따라서, 2 개의 입력 논리회로를 설명하였다. 본 발명에 따른 3 개 이상의 포인트 컨택트를 사용하는 경우, 3 개 이상의 입력을 갖는 논리회로가 상술한 동작원리에 기초하여 형성될 수 있다.
이하, 본 발명에 따른 제 6 실시형태를 설명한다.
포인트 컨택트 어레이를 형성하는 방법을 설명한다.
도 11 은 본 발명의 제 6 실시형태에 따라서 포인트 컨택트 어레이를 형성하는 방법을 나타내는 도면이다.
도 11 에 나타낸 바와 같이, Ag 선 (41, 42) 이 절연기판 (40) 상에 형성된다. Ag 선의 표면은 황화되어 (sulfurized) Ag2S 막 (43, 44) 을 형성한다. 그 위에 Pt 선 (45, 46) 이 배치된다. 따라서, 포인트 컨택트 어레이의 필수 부분이 완성된다. Ag 원자로 이루어진 브릿지 47 과 브릿지 48 이 Ag 선 (41, 42) 과 Pt 선 (45, 46) 의 교차점에서 형성되며, 그 Ag 선 (41, 42) 은 Ag2S 막 (43, 44) 으로 각각 커버되는 것이 중요하다.
따라서, 본 발명에 따르면, Pt 선 (45, 46) 이 배치되는 경우, Pt 선 (45, 46) 과 Ag 선 (41, 42) 선 사이에 전압이 인가되어, Ag2S 막 (43,44) 상에 Ag 가 응결됨으로써, 브릿지 (47, 48) 가 형성된다. 그 결과, Pt 선 (45, 46) 이, 예를 들면, 배선 시스템등을 이용하여 배치되는 경우, 본 발명이 실현될 수 있다.
브릿지는, 마스크를 통하여 Ag 의 증발에 의해 각각의 교차점에서 이전에 형성될 수 있다. 또한, 전자빔이 Ag2S 막으로 커버된 각각의 Ag 선 상에 방사되어 Ag 원자들이 응결될 수 있다. 제 1 전극으로서 기능하는 Ag2S 와 제 2 전극으로서 기능하는 Pt 사이에 Ag 가 있는 것이 중요하다.
또한, Pt 선은 이전에 다른 기판에서 형성된 후, Ag2S 막으로 커버된 Ag 를 갖는 기판에 접착될 수 있다.
이하, 본 발명의 제 7 실시형태를 설명한다.
다른 포인트 컨택트 어레이를 형성하는 방법 및 그 구조를 설명한다.
도 12 는 본 발명의 제 7 실시형태에 따른 포인트 컨택트 어레이의 개략도로서, 그 포인트 컨택트 어레이는 각각의 반도체의 전도도를 제어한다.
도 12 를 참조하면, Ag 선 (51, 52) 는 Ag2S 막 (53, 54) 에 각각 커버되어, 절연 기판 (50) 상에 형성된다. 또한, Ag 원자를 용해시킬 수 있는 반도체 또는 절연체 (57, 58, 59, 60) 는 Ag 선 (51, 52) 과 Pt 선 (55, 56) 의 교참점에서만 형성된다. 도 12 에서, 이 구성요소들을 커버하는 절연재료는 나타내지 않았다. 도면에서 나타낸 모든 구성요소들은 장치내에 임베디드된다 (embedded).
이 경우, 상술한 것과 동일한 원리에 따라서, Ag2S 막 (53, 53) 으로부터 Ag 이온이 이동한다. 이동 Ag 이온은 반도체 또는 절연체 (57, 58, 59, 60) 으로 용해되어 각각의 반도체 또는 절연체의 전도도를 변경시킨다. 따라서, 상술한 실시형태에서의 효과와 유사한 효과가 실현될 수 있다. 이 경우, 브릿지가 형성되거나 소멸되는 공간이 장치 내에 필요하지 않기 때문에, 이 구성요소들은 절연 부재 내에 용이하게 임베디드될 수 있다.
Ag 박막이 반도체 또는 절연체를 대신하여 이전에 형성되는 경우, 제 6 실시형태에서 설명된 것과 동일 구조가 획득된다. 이 경우, Ag 박막에 포함되는 Ag 원자들이 Ag2S 막에 진입하여, 박막을 소멸시킨다.
본 발명에 따라서, GeSx, GeSex, GeTex, 또는 WOx(0<x<100) 의 결정 또는 비결정이, Ag 이온을 용해할 수 있는 반도체 또는 절연체로서 사용된다.
이하, 본 발명의 제 8 실시형태를 설명한다.
도 13 은 제 1 전극으로서 기능하는 각각의 금속선의 일부가 전자/이온 혼합 도체로 커버되는 일실시형태를 나타낸다. 본 실시형태에 따르면, 제 1 전극으로서 기능하는 금속선과 제 2 전극으로서 각각 기능하는 금속선들의 교차점에서, "제 1 전극으로서 기능하는 금속, 전자/이온 혼합 도체, 브릿지 또는 반도체, 및 제 2 전극으로서 기능하는 금속" 을 각각 구비하는 포인트 컨택트를 충분히 형성할 수 있다.
따라서, 도 13 에 나타낸 바와 같이, 전자/이온 혼합 도체 (73, 74) 가 제 1 전극으로서 기능하는 금속선 (70) 과 제 2 전극으로서 기능하는 금속선들 (71, 72) 의 교차점 근처에서만 형성되는 경우, 포인트 컨택트 (브릿지; 75) 는 전자/이온 혼합 도체 (73) 와 금속선 (71) 사이에서 형성될 수 있고, 포인트 컨택트 (브릿지; 76) 는 전자/이온 혼합 도체 (74) 와 금속선 (72) 사이에서 형성될 수 있다.
또한, 제 1 전극으로서 기능하는 금속에서는, 전자/이온 혼합 도체와 접촉하는 각각의 부분이 포인트 컨택트들 사이의 선 재료와 다를 수 있다. 본 실시형태에 따라서, 예를 들면, Ag 선 (79, 80) 이 전자/이온 혼합 도체 (Ag2S, 77, 78) 와 각각 접촉하는 부위로서 사용된다. 텅스텐 선은 다른 부위 (81, 83) 로서 사용된다. 전자/이온 혼합 도체와 접촉하는 각 부위의 재료에 있어서, 각 부위가 전자/이온 혼합 도체 내의 이동 이온과 동일한 성분을 포함하는 것이 필요하다. 따라서, 본 실시형태에 따르면, Ag2S 가 전자/이온 혼합 도체로서 이용되므로, Ag 는 그 부위에 접촉하는 재료로서 이용된다.
이하, 본 발명의 또다른 실시형태에 따른 NOT 회로와 이를 이용하는 전자회로를 설명한다.
도 14 는 본 발명의 제 9 실시형태에 따른 NOT 회로의 개략도이다.
도면에서 나타낸 바와 같이, 전자/이온 혼합 도체로서 기능하는 제 1 전극 (102) 이 도전성 물질 (101) 상에 형성된다. 제 1 전극 (102) 과 제 2 전극 (203) 의 전위차가 제어됨으로써, 전자/이온 혼합 도체 내의 이동 이온 (원자; 104) 가 제 1 전극 (102) 의 표면상에 금속 원자로서 응결되고, 또한, 그 응결된 금속 원자들이 이동 이온 (원자) 으로서 제 1 전극 (102) 내로 용해된다. 즉, 제 1 전극 (102) 에 대하여 적절한 음의 전압이 제 2 전극 (103) 에 인가되는 경우, 전압과 전류의 영향으로 인하여 전자/이온 혼합 도전성 재료 내의 이동 이온 (원자; 104) 이 응결됨으로써, 전극들 (102, 103) 사이에 브릿지 (105) 를 형성시킨다. 그 결과, 전극들 (102, 103) 사이의 저항값이 감소한다.
한편, 적절한 양의 전압이 제 2 전극 (103) 에 인가되는 경우, 이동 이온 (원자; 104) 가 전자/이온 혼합 도전성 재료 내로 용해되어, 브릿지 (105) 를 소멸시킨다. 즉, 저항값이 감소한다. 이하, 이러한 2 단자 장치를 "원자 스위치" 라 지칭한다. 본 출원의 발명자에 의한 일본 특허출원번호 제 2000-265344 호는 그 상세한 동작원리를 설명한다.
하이 레벨 출력에 대응하는 전압 VH/2 가 저항 (106) (저항값 R1) 을 통하여 원자 스위치의 제 2 전극 (103) 에 인가된다. 입력단자 Vin는 커패시터 (108)(커패시턴스 C1) 를 통하여 제 2 전극 (103) 에 접속된다. 한편, 로 레벨 출력에 대응하는 전압 VL 이, 저항 (107) (저항값 R2) 을 통해 원자 스위치의 제 1 전극 (102) 으로서 기능하는 도전성 물질 (101) 에 인가된다. 출력단자 Vout은 도전성 물질 (101) 에 접속된다.
R(ON) 은 온 상태에서의 원자스위치의 저항값을 의미하고, R(OFF) 는 오프 상태에서의 원자스위치의 저항값을 의미하는 것으로 가정한다. 본 발명에 따르면, 다음 관계를 만족하는 저항과 원자 스위치를 사용한다.
R(OFF) >> R2 >> R(ON) ~ R1
입력 Vin으로서, VH 는 하이 레벨 입력으로서 사용되고, VL 은 로 레벨 입력으로서 사용된다. 입력 Vin이 VL 인 경우, 출력 Vout은 VH/2 를 가리킨다. 입력 Vin이 VH 인 경우에는, 출력 Vout이 VL 을 가리킨다. 즉, 입력이 하이 레벨인 경우에는, 출력이 로 레벨이 된다. 입력이 로 레벨인 경우에는, 출력이 하이 레벨로 변한다. 따라서, 원자 스위치는 NOT 회로로서 기능한다.
이하, Ag 상에 형성되는 Ag2S 가 제 1 전극 (102) 으로서 사용되고 Pt 가 제 2 전극 (103) 으로서 사용되는 원자스위치를 이용하는 일실시형태를 설명한다. NOT 회로는, Ag2Se, Cu2S, 또는 Cu2Se 및 Pt 가 아닌 금속과 다른 전자/이온 혼합 도체를 갖는 원자스위치를 이용하여 형성될 수 있음은 명백하다.
상술한 바와 같이, 본 발명에 따라서, 전자/이온 혼합 도전성 재료로서 이루어진 제 1 전극 (102) 및 도전성 재료로서 이루어진 제 2 전극 (103) 을 구비하는 2 단자 장치로서 기능하는 원자스위치의 이용은 2 단자 장치만을 구비하는 NOT 회로를 실현시킨다.
이 경우, VH 가 t1 시점에서 (도 15a 참조) 하이 레벨 입력 Vin으로서 사용되고, VL (O V) 이 로 레벨 입력으로서 사용되는 경우에는, 실시예로서 사용될 것이고, 도 14 에 나타낸 NOT 회로의 동작원리는 이하 상세히 설명한다.
입력 Vin이 로 레벨 (VL) 에서 하이 레벨 (VH) 로 변하는 경우, 전하 Q = C1 ×VH (C1 은 커패시터의 커패시턴스를 의미) 가 커패시터 (108) 에 축적된다. 이 때, 도 15b 에 나타낸 바와 같이, 일시적으로 흐르는 전류로 인해 원자스위치의 제 2 전극 (103) 의 전압 Vin' 가 변한다. 즉, 원자 스위치의 제 2 전극 (103) 의 전위가 제 1 전극 (102) 의 전위보다 일시적으로 높아져서, 원자스위치가 오프 상태 (높은 저항) 으로 변경된다 (도 15c 참조). 따라서, R(OFF) >> R2 이다. 출력 Vout은 VL 을 가리킨다 (도 15d 참조).
원자 스위치의 저항이 증가하기 때문에, 도 15e 에 나타낸 바와 같이, 원자 스위치의 전극들 (102, 103) 사이의 전위가 증가된다. 스위칭 시간 (ts) 는 커패시터 (108) 의 커패시턴스 (C1) 과 저항 (106) 의 저항값 (R1) 에 의해 거의 결정된다. 예를 들면, 커패시터의 커패시턴스 (C1) 가 1 ㎊ 이고, 저항값 R1 이 10 Ω인 경우, 스위칭은 기가 헤르츠의 차수에서 행해질 수 있다.
한편, 입력 Vin이 시점 t2 에서 하이 레벨 (VH) 에서 로 레벨 (VL) 로 변하는 경우 (도 15a 참조), 커패시터 (108) 에 축적된 전하가 방출된다. 도 15b 에 나타낸 바와 같이, 일시적으로 흐르는 전류로 인하여 원자 스위치의 제 2 전극 (103) 의 전압 Vin' 이 변한다. 즉, 원자 스위치 내의 제 2 전극 (103) 의 전위가 제 1 전극 (102) 의 전위보다 일시적으로 현저하게 낮아져서, 원자스위치가 온 상태 (낮은 저항) 로 변한다 (도 15c 참조). 그 결과, R2 >> R(ON) 이다. 출력 Vout은 VH/2 를 가리킨다 (도 15d 참조).
도 15e 는 원자스위치의 전극들 (102, 103) 간의 전위차를 나타낸다. 입력 Vin이 로 레벨 (VL) 인 경우, 원자 스위치의 전극들 (102, 103) 간의 전위차는 약 0 이다. 따라서, 오프 상태가 안정적으로 유지된다. 한편, 입력 Vin이 하이 레벨 (VH) 인 경우, 원자 스위치의 전극들 (102, 103) 의 전위차는 VH/2 를 가리킨다. 이 값은 원자 스위치가 오프 상태인 경우의 전위차를 가리킨다. 따라서, 오프 상태가 안정적으로 유지된다. 즉, 본 실시형태에 따른 NOT 회로가 신뢰성있고 안정적으로 동작한다.
본 실시형태에 따라서, VH 또는 VL 이 입력으로서 사용되고, VH/2 또는 VL 이 출력으로서 사용되는 경우를 설명한다. 도 14 에 나타낸 NOT 회로에서, 원자 스위치의 동작원리에 따라서, 입력들 간의 전위차 (본 실시형태에서는, VH - VL) 가 출력들 간의 전위차 (본 실시형태에서는, VH/2 - VL) 보다 항상 커야 한는조건아래서, 입력들 간의 전위차 및 출력들 간의 전위차는 그 조건 내에서 자유로이 설정될 수 있다.
제 11 및 제 12 실시형태에서는, 입력들 간의 전위차가 출력들간의 전위차과 등가인 경우를 상세히 설명한다. 즉, 본 발명에 따라서, 입력의 레벨이 추력의 레벨과 등가인 NOT 회로가 형성된다.
도 16 은 본 발명의 제 10 실시형태에 따른 NOT 회로의 개략도이다.
이하, 도 14 에 나타낸 배치와 다른 배치를 갖는 2 단자 장치를 구비하는 NOT 회로를 다른 실시형태로서 설명한다.
사용된 구성요소는 제 9 실시형태에 따라서 도 14 에 나타낸 구성요소와 정확히 동일하다. 즉, 전자/이온 혼합 도체 (Ag2S) 로서 기능하는 제 1 전극이 도전성 물질로서 기능하는 Ag (111) 상에 형성된다. 전자/이온 혼합 도체 내의 이동 이온 (Ag 이온; 114) 는 응결되어 제 1 전극 (112) 와 제 2 전극 (Pt; 113) 사이에 Ag 원자를 포함하는 브릿지 (115) 를 형성한다. 상기 구조를 갖는 원자 스위치가 사용된다.
하이 레벨 출력에 대응하는 전압 VH/2 이 저항 (116; 저항값 R3) 을 통해 원자 스위치의 제 2 전극 (Pt; 113) 에 인가된다. 출력단자 (Vout) 는 제 2 전극 (113) 에 접속된다.
한편, 로 레벨 출력에 대응하는 전압 VL 이 저항 (117; 저항값 R4) 을 통해 원자 스위치의 제 1 전극 (112) 으로 이루어진 도전성 물질 (Ag; 111) 에 인가된다. 입력단자 Vin이 커패시터 (118, 커패시턴스 C2) 를 통하여 제 1 전극 (112) 에 접속된다.
R(ON) 은 온 상태에서 원자스위치의 저항값을 의미하고, R(OFF) 는 오프 상태에서 원자스위치의 저항값을 의미하는 것으로 가정한다. 본 실시형태에 따르면, 다음 관계를 만족하는 저항과 원자 스위치를 사용한다.
R(OFF) >> R3 >> R(ON) ~ R4
이하, 도 16 에 나타내 NOT 회로의 동작원리를 도 17 을 참조하여 상세히 설명한다.
입력 Vin이 로 레벨 (VL) 에서 하이 레벨 (VH) 로 시점 t1 에서 변하는 경우 (도 17a 참조), 전하 Q = C2 ×VH (C2 는 커패시터의 커패시턴스를 의미한다) 가 커패시터 (118) 에 축적된다. 이 때, 가 도 17b 에 나타낸 바와 같이, 시적으로 흐르는 전류로 인하여 원자 스위치의 제 1 전극 (112) 의 전위 (Vin')가 일변경된다. 즉, 원자 스위치 내의 제 1 전극 (112) 의 전위가 제 2 전극 (113) 의 전위보다 일시적으로 현저하게 높아져서, 원자스위치가 온 상태 (낮은 저항) 로 변경된다 (도 17c 참조).
따라서, R3 >> R(ON) 이다. 출력 Vout은 VL 을 가리킨다 (도 17d 참조). 스위칭 시간 ts 는 커패시터 (118) 의 커패시턴스 (C2) 와 저항 (117) 의 저항값 (R4) 에 의해 거의 결정된다. 예를 들면, 커패시터의 커패시턴스 (C2) 가 1 ㎊ 이고, 저항값 R4 가 10 Ω인 경우, 스위칭은 기가 헤르츠의 차수에서 행해질 수 있다.
한편, 입력 Vin이 시점 t2 에서 하이 레벨 (VH) 에서 로 레벨 (VL) 로 변하는 경우 (도 17a 참조), 커패시터 (108) 에 축적된 전하가 방출된다. 도 17b 에 나타낸 바와 같이, 일시적으로 흐르는 전류로 인하여 원자 스위치의 제 1 전극 (112) 의 전압 Vin' 이 변한다. 즉, 원자 스위치 내의 제 1 전극 (112) 의 전위가 제 2 전극 (113) 의 전위보다 일시적으로 현저하게 낮아져서, 원자스위치가 오프 상태 (높은 저항) 로 변한다 (도 17c 참조). 그 결과, R(OFF) >> R3 이다. 출력 Vout은 VH/2 를 가리킨다 (도 17d 참조).
도 17e 는 원자스위치의 전극들 (112, 113) 간의 전위차를 나타낸다. 입력 Vin이 로 레벨 (VL) 인 경우, 원자 스위치의 전극들 (112, 113) 간의 전위차는 VH/2 를 가리킨다. 이 값은 원자 스위치가 오프 상태인 경우의 전위차를 가리킨다. 따라서, 원자 스위치의 온 상태가 안정적으로 유지된다.
한편, 입력 Vin이 하이 레벨 (VH) 인 경우, 원자 스위치의 전극들 (112, 113) 의 전위차는 거의 0 을 가리킨다. 따라서, 온 상태가 안정적으로 유지된다. 즉, 본 실시형태에 따른 NOT 회로가 신뢰성있고 안정적으로 동작한다.
본 실시형태에 따라서, VH 또는 VL 이 입력으로서 사용되고, VH/2 또는 VL 이 출력으로서 사용되는 경우를 설명한다. 제 9 실시형태 (도 14) 에 따른 NOT 회로와 동일한 경우에 있어서, 입력들 간의 전위차가 출력들 간의 전위차보다 항상커야 한는 조건하에서는, 입력들 간의 전위차 및 출력들 간의 전위차는 그 조건 내에서 자유로이 설정될 수 있다.
원자 스위치, 저항 및 커패시터의 배치와 각각의 장치 개수에 있어서, 상술한 실시형태가 아닌 패턴이 제조될 수 있다. 본 발명의 주요특성은 구성요소로서 상기 장치들을 사용하는 것이다.
도 18 은 본 발명의 제 11 실시형태에 따른 NOT 회로의 개략도이다. 도 19 는 도 18 에 나타낸 NOT 회로의 동작원리를 나타내는 그래프를 포함한다.
이하, 입력들 간의 전위차가 출력들간의 전위차와 등가인 NOT 회로를 설명한다. 제 9 실시형태 (도 14) 에 따라서 NOT 회로의 출력에 대응하는 부분 (도 18 의 Vout') 에 다이오드 (109) 가 접속된다. VH 가 저항 (110; 저항값 R5) 을 통하여 다이오드 (109) 의 타단에 인가된다. 그 타단에 출력단자 Vout이 접속된다. 또한, 이 NOT 회로는 저항 (107; 저항값 R2) 을 통하여 인가되는 전압이 VL 이 아니라 VS 라는 점에서 제 8 실시형태 (도 14) 의 NOT 회로와 다르다.
Vout' 의 전압은 로 레벨이 VL 이 아닌 VS (도 19b 참조) 인 점을 제외하고는 제 9 실시형태와 동일한 방식으로 변한다. 본 실시형태에 따라서, VH/2 < VF (VH-VS) (VF 는 다이오드 (109) 의 문턱전압을 의미) 의 관계를 만족시킴으로써, 입력들 간의 전위차가 NOT 회로의 출력들 간의 전위차와 일치한다. 즉, Vout' 이 VH/2 를 가리키면, 문턱전압 이하인 전압이 다이오드 (109) 에 인가된다. RB 가 이때의 다이오드 (109) 의 저항값을 의미하고, RF 가 전압이 문턱값 이상인 경우의 저항값을 의미한다고 가정하자. RB >> R5 >> RF 의 관계를 만족하는 저항 (110) 이 사용된다. 도 19c 는 다이오드에 인가된 전압을 나타낸다. 인가될 저항과 전압은 다음 식을 만족하도록 설정된다.
R5/R2 = (VH - VL)/(VL - VF - VS)
VL > VF + VS
따라서, 전압 Vout이 도 19d 에 나타낸 바와 같이 변경된다. 즉, 입력들 간의 전위차가 출력들 간의 전위차와 등가인 NOT 회로가 실현된다.
도 20 은 본 발명의 제 12 실시형태에 따른 NOT 회로의 개략도이다.
입력들 간의 전위차가 출력들간의 전위차와 동일한 NOT 회로는 도 16 에 나타낸 제 10 실시형태에 따른 NOT 회로에 기초하여 형성된다. 다이오드 (119) 는 제 10 실시형태 (도 16) 에 따라서 NOT 회로의 출력에 대응하는 부분 (Vout') 에 접속된다. VH 는 저항 (120; 저항값 R6) 을 통하여 다이오드 (119) 의 타단에 인가된다. 출력단자 Vout은 그 타단에 접속된다. 또한, 이 NOT 회로는 제 10 실시형태에 따른 NOT 회로와 저항 (117, 저항값 R4) 을 통하여 인가된 전압이 VL 이 아닌 VS 라는 점에서 다르다.
동작원리는 제 11 실시형태에서 설명된 NOT 회로의 실시형태와 거의 동일하다. RB >> R6 >> RF 의 관계를 만족시키는 저항 (120) 이 사용되고, 인가될 저항과 전압은 다음 식을 만족시키도록 설정된다.
R6/2R4 = (VH - VL)/(VL - VF - VS)
VL > VF + VS
이 조건에서, 입력들간의 전위차가 출력들 간의 전위차와 동등한 NOT 회로가 실현될 수 있다. 상기의 경우, 원자 스위치의 저항값은 R4 와 거의 동일하다. 이 조건이 적용되지 않는 경우에는, VS 를 어느정도 제어할 필요가 있다.
다이오드와 저항이, 원자스위치, 저항, 커패시터가 다양한 패턴에 따라 배치된 NOT 회로에 추가되는 경우, 상술한 입력들간의 전위차가 출력들간의 전위차와 동등한 NOT 회로가 구성될 수 있다. 즉, 원자 스위치, 저항, 커패시터, 다이오드의 배치는 본 실시형태에서 설명한 그것에 한정되지 않는다. 본 발명은 이 장치들을 구성요소로서 사용하는 것을 특징으로 한다.
도 21 은 본 발명의 제 13 실시형태에 따른 1 자리의 이진 가산기의 개략도이다.
본 실시형태에 따라서, 1자리의 이진 가산기가 본 발명에 따른 NOT 회로를 구비하는 경우에는, 원자 스위치를 각각 갖는 AND 회로, OR 회로, AND 회로와 OR 회로를 설명한다.
도 18 에 나타낸 제 17 실시형태에 따른 NOT 회로가 사용된다. 본 출원의 발명자에 의해 제안된 일본 특허출원번호 제 2000-334686 호에서 AND 회로와 OR 회로가 사용된다. 도면에서, NOT 회로, AND 회로, OR 회로에 대응하는 각각의 부분이 점선으로 둘러싸여 있다. 즉, 이 1 자리의 이진 가산기는 2 개의 NOT 회로 (121, 122), 3 개의 AND 회로 (123, 124, 125) 및 1 개의 OR 회로 (126) 를 구비한다.
도 22 는 논리심볼을 이용한 회로를 나타낸다. 도 22 에서, 참조부호 121' 및 122' 는 NOT 회로를 의미하고, 123', 124', 125' 는 AND 회로를 의미하며, 126' 은 OR 회로를 의미한다.
입력 X 또는 Y 에 있어서, 하이레벨 입력은 1 을 가리키고, 로 레벨입력은 0 을 가리킨다. 출력 S 와 C 는 도 23 에 나타낸 바와 같다. 본 발명에 따라서, 컴퓨터에 적용되는 1 자리의 2 진 가산기가 구성될 수 있다. 이 경우는 하나의 실시예이다. 본 발명에 따라서, NOT 회로, AND 회로, 및 OR 회로가 2 단자 장치를 이용하여 구성될 수 있다. 따라서, 모든 논리회로가 2 단자 장치만을 이용하여 구성될 수 있다.
본 발명은 상기 실시형태에 한정하는 것이 아니다. 본 발명의 정신에 기초하여 다양한 변형이 가능하며, 본 발명의 범위로부터 제외되는 것이 아니다.
상술한 바와 같이, 본 발명에 따라서, 다음과 같은 이점이 획득될 있다.
(A) 낮은 소비전력을 갖는 고속의 포인트 컨택트 어레이가 구성되어 다수개의 기록 메모리장치, 논리회로, 및 산술회로가 실현될 수 있다.
(B) NOT 회로가 2 단자 장치를 이용하여 구성될 수 있으므로, 모든 논리회로가 2 단자장치만을 이용하여 실현될 수 있다. 나노미터 크기의 원자 스위치가 용이하게 형성될 수 있다. 따라서, 본 발명에 따르면, 나노미터 스케일의 장치가 실현될 수 있다.
산업상 이용가능성
본 발명에 따라서, 포인트 컨택트 어레이, NOT 회로, 및 이를 이용한 전자회로가 나노스케일의 논리회로, 산술회로 및 메모리 장치에 적용될 수 있다.

Claims (19)

  1. 이온 전도도와 전자 전도도를 갖는 혼합 도전성 재료로 이루어진 제 1 전극과 도전성 재료로서 이루어진 제 2 전극을 각각 구비하고, 상기 전극들 사이의 컨덕턴스를 각각 제어할 수 있는 복수개의 전자 디바이스를 구비하는 것을 특징으로 하는 포인트 컨택트 어레이.
  2. 제 1 항에 있어서,
    이동 이온 (M 이온: M 은 금속 원자를 의미) 을 갖는 상기 혼합 도전성 재료는 상기 이동 이온 (M) 의 소스 상에 형성되는 것을 특징으로 하는 포인트 컨택트 어레이.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 혼합 도전성 재료는 Ag2S, Ag2Se, Cu2S, 또는 Cu2Se 인 것을 특징으로 하는 포인트 컨택트 어레이.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 혼합 도전성 재료에 포함되는 상기 이동 이온은, 상기 제 1 전극과 상기 제 2 전극 사이에 브릿지를 형성하여 전극들 간의 컨덕턴스를 변경시키는 것을특징으로 하는 포인트 컨택트 어레이.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 전극과 상기 제 2 전극들 사이에, 이온을 용해할 수 있고 그 이온의 용해로 인한 전자 전도도와 이온 전도도를 나타내는 반도체 또는 절연재료가 배치되고,
    상기 혼합 도전성 재료에 포함된 상기 이동 이온이 상기 반도체 또는 절연재료에 진입하여 상기 반도체 또는 절연재료의 상기 컨덕턴스를 변경시키는 것을 특징으로 하는 포인트 컨택트 어레이.
  6. 제 5 항에 있어서,
    상기 반도체 또는 절연재료는 GeSx, GeSex, GeTex, 또는 WOx(0 < x < 100) 으로 된 결정 또는 비결정 재료인 것을 특징으로 하는 포인트 컨택트 어레이.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 전극으로는, 하나 이상의 부분이 상기 혼합 도전성 재료로 커버되는 금속선으로 구성하고, 상기 제 2 전극으로는, 금속선으로 구성하며,
    적어도 한 쪽의 전극을 구성하는 금속선이 복수개이며,
    상기 금속선들의 교차점에 포인트 컨택트가 각각 배치되는 것을 특징으로 하는 포인트 컨택트 어레이.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 각각의 포인트 컨택트의 컨덕턴스는 양자화되는 것을 특징으로 하는 포인트 컨택트 어레이.
  9. 제 8 항에 있어서,
    각각의 포인트 컨택트의 상기 양자화된 컨덕턴스를 기록 상태로서 이용하는 다수개의 기록메모리장치로서 기능하는 것을 특징으로 하는 포인트 컨택트 어레이.
  10. 제 8 항에 있어서,
    상기 각각의 포인트 컨택트의 상기 양자화된 컨덕턴스를 입력신호로서 이용하고,
    각각의 상기 전극들의 전위를 상기 입력신호의 가산 또는 감산을 행하도록 제어하는 것을 특징으로 하는 포인트 컨택트 어레이.
  11. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    각각의 포인트 컨택트의 일단에서의 전위를 입력신호로서 이용하는 논리회로로서 기능하는 것을 특징으로 하는 포인트 컨택트 어레이.
  12. 2 단자 장치만을 구비하는 것을 특징으로 하는 NOT 회로.
  13. 2 단자 장치로서 기능하는 원자 스위치를 구비하는 것을 특징으로 하는 NOT 회로.
  14. 제 13 항에 있어서,
    상기 원자 스위치는,
    이온 전도도와 전자 전도도를 갖는 혼합 도전성 재료로 이루어진 제 1 전극과 도전성 물질로서 이루어진 제 2 전극을 구비하고, 상기 제 1 전극과 상기 제 2 전극 간의 컨덕턴스를 제어할 수 있는 장치를 구비하는 것을 특징으로 하는 NOT 회로.
  15. 제 14 항에 있어서,
    상기 혼합 도전성 재료는 Ag2S, Ag2Se, Cu2S, 또는 Cu2Se 인 것을 특징으로 하는 NOT 회로.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 원자 스위치에 더하여, 2 단자 장치로서 각각 기능하는 저항과 커패시터를 구비하는 것을 특징으로 하는 NOT 회로.
  17. 제 16 항에 있어서,
    상기 저항과 상기 커패시터에 더하여 다이오드를 구비하는 것을 특징으로 하는 NOT 회로.
  18. 제 16 항에 있어서,
    상기 커패시터를 통하여 상기 원자스위치에 인가될 전압을 제어하여 상기 원자스위치의 상기 컨덕턴스를 제어하는 것을 특징으로 하는 NOT 회로.
  19. 제 13 항 내지 제 18 항 중 어느 한 항에 따른 NOT 회로와 상기 원자 스위치를 각각 구비하는 AND 회로 및 OR 회로의 결합을 구비하는 것을 특징으로 하는 전자회로.
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