KR20030048209A - 반도체 소자의 캐패시터 하부 전극 형성 방법 - Google Patents
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Abstract
본 발명은 갭-필 스페이서(Gap-Fill Spacer)를 이용한 캐패시터 하부 전극의 형성 방법에 관한 것으로서, 캐패시터 하부 전극 사이의 단락을 방지하여 전기적 특성과 신뢰성을 개선하고 수율을 증가시키기 위한 것이다. 본 발명의 캐패시터 하부 전극 형성 방법은, 하부층 상에 제1 층간 절연막과 식각 정지층을 순차적으로 형성하는 단계와, 식각 정지층과 제1 층간 절연막의 소정 영역을 순차적으로 식각하여 컨택 홀을 형성하는 단계와, 컨택 홀을 채우는 컨택 플러그를 형성하는 단계와, 결과물 전면에 제2 층간 절연막과 식각 장벽층을 순차적으로 형성하고 식각 장벽층을 마스크로 하여 컨택 플러그를 노출시키는 캐패시터 패턴 홀을 형성하는 단계와, 식각 장벽층을 제거하는 단계와, 캐패시터 패턴 홀의 측벽에 갭-필 스페이서를 형성하는 단계, 및 결과물에 캐패시터 하부 전극을 형성하는 단계를 포함한다. 특히, 식각 장벽층의 제거 단계에서 식각 정지층의 아래까지 뚫고 내려간 과도 식각 구조가 생성되며, 과도 식각 구조는 갭-필 스페이서에 의하여 채워진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 갭-필 스페이서(Gap-Fill Spacer)를 이용한 캐패시터 하부 전극의 형성 방법에 관한 것이다.
반도체 소자가 점점 고집적화함에 따라, 캐패시터의 용량 증대에 어려움을 겪고 있다. 주지하다시피, 반도체 소자의 캐패시터는 소위 스토리지 노드(Storage Node) 및 플레이트 노드(Plate Node)로 불리는 캐패시터 하부 전극 및 상부 전극 사이에 유전막이 개재된 구조로서, 그 용량은 유전막의 유전율과 전극 표면적의 곱에 비례하고, 전극 사이의 간격에 반비례한다. 캐패시터 용량을 증대시키기 위하여 전극 사이의 거리(즉, 유전막의 두께)를 감소시키는 것은 한계가 있다. 따라서, 고용량의 캐패시터를 제조하기 위해서 유전율이 큰 유전막을 사용하거나, 전극의 표면적을 증가시키는 방식이 적용되고 있다.
전극 표면적을 증가시키는 방법 중의 하나로서 하부 전극이 형성되는 절연막을 높게 증착하고 하부 전극의 높이를 키우는 방법이 사용된다. 이러한 방법에서는 절연막의 높이가 상당히 크기 때문에 하부 전극을 형성하기 위한 캐패시터 패턴 홀(Capacitor Pattern Hole) 형성시 이미 형성되어 있는 컨택 플러그(Contact Plug)와의 접촉을 위해 상당히 깊은 식각을 필요로 한다. 컨택 플러그는 단차 증가에 따른 하부 전극과 실리콘 기판간의 접촉 곤란을 극복하기 위하여, 즉 하부 전극과 실리콘 기판간의 접촉 마진을 확보하기 위하여 사용되는 소위 스토리지 노드 컨택 플러그(Storage Node Contact Plug)이다.
또한, 캐패시터 패턴 홀의 형성을 위해 사용되는 식각 장벽층(Etch Barrier)을 제거하기 위하여 과도 식각을 하는데, 이 때 컨택 플러그 주변의 식각 정지층(Etch Stopper) 아래까지 과도 식각이 이루어짐으로써 이웃하는 캐패시터 하부 전극 사이의 공간이 좁아진다. 이는 하부 전극 형성 전의 세정 공정에서 하부전극 사이의 단락을 유발할 수 있다.
이상 설명한 바와 같이, 종래의 캐패시터 하부 전극 형성 방법은 캐패시터 하부 전극의 바닥 부위에서 이웃하는 하부 전극 사이의 단락이 발생할 수 있고, 이로 인하여 이중 비트 불량(Twin Bit Failure)이 유발될 수 있다.
따라서, 본 발명은 상기와 같은 종래기술에서의 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 캐패시터 하부 전극 사이의 단락을 방지하여 전기적 특성과 신뢰성을 개선하고 수율을 증가시킬 수 있는 반도체 소자의 캐패시터 하부 전극 형성 방법을 제공하기 위한 것이다.
도 1 내지 도 4는 본 발명의 실시예에 따른 캐패시터 하부 전극의 형성 방법을 나타내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 하부층12: 제1 층간 절연막
14: 식각 정지층16: 완충막
18: 컨택 홀20: 컨택 플러그
22: 제2 층간 절연막24: 식각 장벽층
26: 캐패시터 패턴 홀28: 갭-필 스페이서
30: 캐패시터 하부 전극
이러한 목적을 달성하기 위하여 제공되는 본 발명에 따른 캐패시터 하부 전극 형성 방법은, 하부층 상에 제1 층간 절연막과 식각 정지층을 순차적으로 형성하는 단계와, 식각 정지층과 제1 층간 절연막의 소정 영역을 순차적으로 식각하여 컨택 홀을 형성하는 단계와, 컨택 홀을 채우는 컨택 플러그를 형성하는 단계와, 결과물 전면에 제2 층간 절연막과 식각 장벽층을 순차적으로 형성하고 식각 장벽층을 마스크로 하여 컨택 플러그를 노출시키는 캐패시터 패턴 홀을 형성하는 단계와, 식각 장벽층을 제거하는 단계와, 캐패시터 패턴 홀의 측벽에 갭-필 스페이서를 형성하는 단계, 및 결과물에 캐패시터 하부 전극을 형성하는 단계를 포함하며, 특히 식각 장벽층의 제거 단계에서 식각 정지층의 아래까지 뚫고 내려간 과도 식각 구조가 생성되며, 과도 식각 구조는 갭-필 스페이서에 의하여 채워지는 것이 특징이다.
본 발명에 따른 캐패시터 하부 전극의 형성 방법에 있어서, 갭-필 스페이서는 HTO막, LP-TEOS막, 오존 TEOS막, PSG막, BPSG막 중의 어느 하나의 산화막으로 형성될 수 있으며, 식각 정지층은 질화막으로 형성되는 것이 바람직하다. 또한, 식각 장벽층은 폴리실리콘막 또는 실리콘 질산화막으로 형성될 수 있으며, 제2 층간 절연막은 TEOS 산화막으로 형성될 수 있다.
본 발명의 캐패시터 하부 전극 형성 방법에 있어서, 갭-필 스페이서의 형성 단계는 산화막을 증착하는 단계와, 컨택 플러그가 드러나도록 산화막을 식각하는 단계를 포함할 수 있으며, 산화막의 식각 단계는 전면 건식 식각이나, 불산 또는 BOE를 이용한 습식 식각으로 이루어질 수 있다. 또한, 제1 층간 절연막의 형성 단계 후, 제1 층간 절연막 위에 완충막을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1 내지 도 4는 본 발명의 실시예에 따른 캐패시터 하부 전극의 형성 방법을 나타내는 공정 단면도이다.
먼저 도 1을 참조하면, 소정의 하부층(10) 상에 제1 층간 절연막(12)을 형성하고 평탄화한 다음, 식각 정지층(14, Etch Stopper)과 완충막(16, Buffer Film)을 순차적으로 형성한다. 그리고 나서, 완충막(16)과 식각 정지층(14)과 제1 층간 절연막(12)의 소정 영역을 순차적으로 식각하여 컨택 홀(18, Contact Hole)을 형성한다.
하부층(10)은 실리콘 기판 또는 실리콘 기판에 형성된 플러그와 같이 캐패시터가 형성될 수 있는 모든 하부층을 포함하는 의미이다. 제1 층간 절연막(12)은 HDP(High Density Plasma) 산화막 또는 BPSG(Boron Phosphorus Silicate Glass) 산화막 등으로 형성된다. 식각 정지층(14)은 후속 에치 백(Etch Back) 공정에서 이용되며, 질화막으로 형성된다.
이어서, 도 2에 도시된 바와 같이, 컨택 홀(도 1의 18)을 채우는 컨택 플러그(20, Contact Plug)를 형성한다. 이 컨택 플러그(20)는 하부층(10)과 추후 형성될 캐패시터 하부 전극간의 접촉 마진을 확보하기 위하여 사용되는 스토리지 노드 컨택 플러그(Storage Node Contact Plug)이다. 컨택 플러그(20)는 컨택 홀을 완전 매립하도록 폴리실리콘과 같은 물질을 전면 증착한 후 에치 백 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 형성할 수 있다. 에치 백 공정 또는 연마 공정의 특성상 컨택 플러그(20)는 식각 정지층(14)의 하부 근처까지 낮아진다.
계속해서, 도 3에 도시된 바와 같이, 제2 층간 절연막(22)을 형성하고 컨택 플러그(20)를 노출시키는 캐패시터 패턴 홀(26, Capacitor Pattern Hole)을 형성한다. 제2 층간 절연막(22)은 캐패시터 하부 전극을 형성하기 위하여 사용되는 절연막으로서, 주로 TEOS(Tetra Ethyl Ortho Silicate) 산화막으로 형성된다. 제2 층간 절연막(22) 위에는 캐패시터 패턴 홀(26)의 형성을 위해 마스크로 사용되는 폴리실리콘막 또는 실리콘 질산화막(SiON) 등으로 이루어진 식각 장벽층(24, Etch Barrier)이 형성된다.
이후, 에치 백 공정으로 식각 장벽층(24)을 제거한다. 이 때, 컨택플러그(20)와 식각 정지층(14)도 식각이 이루어지면서 식각 정지층(14)을 뚫고 아래로 내려간 불안한 과도 식각 구조(도 4의 32)가 생성된다.
이어서, 도 4에 도시된 바와 같이, 캐패시터 패턴 홀(26)의 측벽에 갭-필 스페이서(28, Gap-Fill Spacer)를 형성한다. 갭-필 스페이서(28)는 스텝 커버리지(Step Coverage) 특성이 우수한 HTO막(High Temperature Oxide)으로 형성하는 것이 바람직하며, 그 밖에 LP-TEOS(Low Pressure TEOS), 오존 TEOS, PSG(Phosphorus Silicate Glass), BPSG 등의 산화막이 이용될 수 있다. 갭-필 스페이서(28)를 형성하기 위하여 먼저 HTO막과 같은 산화막을 증착한다. 그리고 나서, 컨택 플러그(20)가 드러나도록 전면 건식 식각(Blanket Dry Etch)을 실시하면 이전 공정에서 생성된 과도 식각 구조(32)가 채워지면서 갭-필 스페이서(28)가 형성된다. 전면 건식 식각 대신에 불산(HF)이나 BOE(Buffered Oxide Etchant) 등의 식각 용액을 이용한 습식 식각을 사용할 수도 있다.
이후, 공지의 방법으로 캐패시터 하부 전극(30)을 형성하고 후속 공정을 진행한다.
이상 설명한 바와 같이, 본 발명에 따른 캐패시터 하부 전극의 형성 방법은 이웃하는 캐패시터 하부 전극 사이에서 발생하는 단락을 방지하여 반도체 소자의 전기적 특성과 신뢰성을 개선할 수 있고 수율을 증가시킬 수 있다.
또한, 본 발명의 캐패시터 하부 전극 형성 방법에 사용되는 갭-필 스페이서는 과도 식각 구조를 채우는 갭-필의 효과 뿐만 아니라 캐패시터 중간 부분의 간격이 좁아지는 현상을 제거할 수 있는 효과도 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
Claims (9)
- 하부층 상에 제1 층간 절연막과 식각 정지층을 순차적으로 형성하는 단계;상기 식각 정지층과 상기 제1 층간 절연막의 소정 영역을 순차적으로 식각하여 컨택 홀을 형성하는 단계;상기 컨택 홀을 채우는 컨택 플러그를 형성하는 단계;결과물 전면에 제2 층간 절연막과 식각 장벽층을 순차적으로 형성하고 상기 식각 장벽층을 마스크로 하여 상기 컨택 플러그를 노출시키는 캐패시터 패턴 홀을 형성하는 단계;상기 식각 장벽층을 제거하는 단계;상기 캐패시터 패턴 홀의 측벽에 갭-필 스페이서를 형성하는 단계; 및상기 결과물에 캐패시터 하부 전극을 형성하는 단계를 포함하며,상기 식각 장벽층의 제거 단계에서 상기 식각 정지층의 아래까지 뚫고 내려간 과도 식각 구조가 생성되며, 상기 과도 식각 구조는 상기 갭-필 스페이서에 의하여 채워지는 것을 특징으로 하는 캐패시터 하부 전극 형성 방법.
- 제 1 항에 있어서, 상기 갭-필 스페이서는 HTO막, LP-TEOS막, 오존 TEOS막, PSG막, BPSG막 중의 어느 하나의 산화막으로 형성되는 것을 특징으로 하는 캐패시터 하부 전극 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 갭-필 스페이서의 형성 단계는 산화막을 증착하는 단계와, 상기 컨택 플러그가 드러나도록 상기 산화막을 식각하는 단계를 포함하는 것을 특징으로 하는 캐패시터 하부 전극 형성 방법.
- 제 3 항에 있어서, 상기 산화막의 식각 단계는 전면 건식 식각으로 이루어지는 것을 특징으로 하는 캐패시터 하부 전극 형성 방법.
- 제 3 항에 있어서, 상기 산화막의 식각 단계는 불산 또는 BOE를 이용한 습식 식각으로 이루어지는 것을 특징으로 하는 캐패시터 하부 전극 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제1 층간 절연막의 형성 단계 후, 상기 제1 층간 절연막 위에 완충막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 하부 전극 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 식각 정지층은 질화막으로 형성되는 것을 특징으로 하는 캐패시터 하부 전극 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 식각 장벽층은 폴리실리콘막 또는 실리콘 질산화막으로 형성되는 것을 특징으로 하는 캐패시터 하부 전극 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제2 층간 절연막은 TEOS 산화막으로 형성되는 것을 특징으로 하는 캐패시터 하부 전극 형성 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100683486B1 (ko) * | 2004-08-25 | 2007-02-15 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
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2001
- 2001-12-11 KR KR1020010078076A patent/KR20030048209A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100683486B1 (ko) * | 2004-08-25 | 2007-02-15 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
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