KR20030045044A - 재구성가능한 아날로그 셀 및 복수의 이러한 셀을포함하는 장치 - Google Patents

재구성가능한 아날로그 셀 및 복수의 이러한 셀을포함하는 장치 Download PDF

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KR20030045044A
KR20030045044A KR10-2003-7002915A KR20037002915A KR20030045044A KR 20030045044 A KR20030045044 A KR 20030045044A KR 20037002915 A KR20037002915 A KR 20037002915A KR 20030045044 A KR20030045044 A KR 20030045044A
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오네테크리스티앙엔
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명에 따른 재구성가능한 아날로그 셀은, 제 1 복수의 스위치의 제 1 단자(SW1)에 연결된 제 1 단자(a) 및 제 2 복수의 스위치의 제 1 단자에 연결된 제 2 단자를 구비한 어드미턴스(yab)를 포함한다. 제 2 단자를 구비한 스위치는 복수의 노드 중 적어도 하나에 연결된다. 장치에서, 임의의 복수의 스위치 중 하나만이 ON된다. RAC(100)의 복수의 가능 상태의 각각의 상태(PSPPS)가 정의되고, 전송기능을 한정하는 각각의 상태는 동일한 폴의 세트를 가지고 있다.

Description

재구성가능한 아날로그 셀 및 복수의 이러한 셀을 포함하는 장치{A RECONFIGURABLE ANALOG CELL AND AN ARRANGEMENT COMPRISING A PLURALITY OF SUCH CELL}
특히, 디지털 애플리케이션에 사용되는 재구성가능한 회로는 용이하게 재구성되어서, 동일한 내부 아키텍처를 사용해서 상이한 디지털 기능을 구현하는, 상이한 디지털 기능을 획득할 수 있기 때문에 디지털 회로 설계에 널리 사용된다. 그들의 내부 아키텍처가 전용 컴퓨터 프로그램을 사용해서 용이하게 수정될 수 있다는 점에서 애플리케이션에서의 유연성도 획득될 수 있다.
아날로그 설계에 있어서, 구성가능한 회로는 상이한 값의 수동 소자와, 예컨대 연산 증폭기(OA)와 같은 능동 소자가 동일한 칩상에 집적되어야 하기 때문에 더 획득되기 어렵다. 더욱이, 이러한 재구성가능한 셀이 설계된다면, 재 프로그래밍가능해야하고, 즉 소자 값은 물론 입력-출력(I/O) 기능이 용이하게 수정될 수 있어야 한다.
필드 프로그래밍가능 게이트 어레이(FPGA) 시장의 성공으로 인해서, 이들 모델은 문헌 "AN10E40-Data Manual", pages 1 to 31, published by Anadigm Inc. in 2000.에 개시된 필드 프로그래밍가능 아날로그 어레이(FPGA)를 구현하는데 사용된다.
전술한 문헌은 5개의 열과 4개의 라인의 매트릭스로 배열된 20개의 구성가능 아날로그 블록(CAB)을 가진 FPAA에 관해 기술하고 있다. 각각의 CAB는 스위칭된 캐패시터 뱅크, 로컬 라우팅 리소스, 로컬 스위칭 및 클로킹 리소스, 글로벌 접속 포인트 및 하나의 OA를 포함한다. 각각의 셀은, Sallen-Key 능동 필터를 포함한 상이한 I/O 기능을 구현할 수 있다. Sallen-Key 능동 필터는 하나의 OA를 사용한다. 두개 이상의 OA를 구비한 능동 필터의 구성은 하나의 CAB를 사용하는 상기 문헌에 기술된 FPAA를 사용해서는 획득될 수 없다. 중요한 것은, 실제로 적어도 두개의 OA를 가진 능동 필터가 고려되어야 한다는 것인데, 이는 그의 소자값의 확산이 비교적 낮고, 비교적 높은 양호도(Q)를 가진 필터를 구현할 수 있기 때문이다. 동시에, 수동 필터는 감응도, 즉 예컨대 온도와 같은 외부 파라미터의 변화에 대한 안정성이라는 관점에서 더 좋은 선택이므로, 수동 필터는 적절한 애플리케이션 및 버퍼링이 제공된다면 능동 필터 대신에 사용될 수 있다. 그 결과, 재구성 특성을 유지하는 아날로그 필터를 설계할 수 있는 것이 바람직하다. 더욱이, 특정 애플리케이션에 대해서, 특정 주파수 범위에서는 상이한 전송 기능을 구현하지 않는 동일한폴(pole) 변위를 가지고, 상이한 전송 기능을 구현하는 것이 바람직하다.
본 발명은 청구항 1에 따른 재구성가능한 아날로그 셀(reconfigurable analog cell)에 관한 것이다.
본 발명은 또한 재구성가능한 아날로그 셀을 포함한 장치에 관한 것이다.
도 1은 본 발명에 따른 아날로그 재구성가능한 셀의 블록도,
도 2는 본 발명의 일 실시예에 따른 제 1 및 제 2 복수의 스위치사이의 임의의 어드미턴스의 연결을 도시한 도면,
도 3은 본 발명의 다른 실시예에서 아날로그 재구성가능한 셀의 인디피니티 어드미턴스 매트릭스의 모든 가능한 조합을 도시한 도면,
도 4는 본 발명의 일 실시예에 따라서, 차동 전압 제어형 전원을 도시한 도면,
도 5는 나단 변환이 본 발명의 다른 실시예에서 수행될 때의 행렬식의 세트를 도시한 도면,
도 6은 본 발명의 일실시예의 아날로그 재구성가능한 셀을 도시한 도면,
도 7은 본 발명의 다른 실시예에서의 검출기 수단을 도시한 도면,
도 8은 본 발명의 실시예에서, 제네럴라이즈 이미턴스 컨버터(Generalized Immittance Converter)를 사용해서 구현되는 재구성가능한 아날로그 셀을 도시한 도면,
도 9는 본 발명의 다른 실시예에서 재구성가능한 아날로그 셀을 포함한 장치의 블록도를 도시한 도면,
도 10은 본 발명의 실시예에서 입력 선택 수단을 도시한 도면,
도 11은 본 발명의 다른 실시예에서 출력 선택 수단을 도시한 도면.
따라서 본 발명의 목적은 거의 동일한 폴 변위를 가지는 상이한 전송 기능을 구현하도록 구성된 재구성가능한 아날로그 셀을 제공하는 것이다.
본 발명에 따라서, 상기 목적은 서두에서 설명된 바와 같은 디바이스에서 달성되고, 상기 디바이스는 어드미턴스(yab)의 제 1 단자가 각각 제 1 복수의 스위치의 제 1 단자에 연결되고, 어드미턴스(yab)의 제 2 단자가 각각 제 2 복수의 스위치의 제 1 단자에 연결되고, 제 1 복수의 스위치의 및 제 2 복수의 스위치의 제 2 스위치 단자 각각이 복수의 노드 중 적어도 하나의 노드에 연결되고, 제어 벡터(V_In)가 Control_In을 통해서 인가될 때, 임의의 복수의 스위치 중의 하나만이 ON이 되어서, RAC의 복수의 가능한 상태의 각각의 상태(PSPPS)를 구현하고, 복수의 상태로부터의 각각의 회로는 전술한 폴의 세트를 가지도록 장치가 이루어지는 것을 특징으로 한다.
본 발명에 따른 디바이스는 구성 가능한 아날로그 셀이 동일한 폴 변위를 가진 상이한 전송 기능을 구현한다는 이점을 가진다.
본 발명의 일 바람직한 실시예에서, 셀의 상기 각각의 상태의 제 1 복수의 스위치의 제어 입력 및 제 2 복수의 스위치의 제어 입력에 인가되는 제어 벡터(V_In)의 변화는
- 상기 각각의 상태 PSPPS인 제 1 노드(1)에 접속된 어드미턴스는 제 2 노드(2)에 상호 접속되고,
- 상기 각각의 상태 PSPPS의 제 3 노드(3)에 접속된 어드미턴스는 기준 노드에 상호 접속되는
RAC의 제 2 상태 또는
- 상기 각각의 상태 PSPPS의 제 4 노드(4)에 접속된 어드미턴스는 제 5 노드(5)에 상호 접속되고,
- 상기 각각의 상태 PSPPS의 제 6 노드(6)에 접속된 어드미턴스는 기준 노드에 상호 접속되는
RAC의 제 3 상태 중 하나를 생성한다.
전술된 메카니즘은 셀을 특징짓는 인디피니티 어드미턴스 매트릭스(Indefinite Admittance Matrix)의 짝수쌍의 순열을 구현하고, 회로의 행렬식은 변하지 않은 상태로 있다. 결론적으로, 회로의 전송 기능의 폴 변위는 회로가 상이한 전송 기능을 구현할 때와 같이 변하지 않은 상태로 있다. 이 메카니즘은 예컨대 N. Fliege, "Complementary transformation of feedback systems", IEEE Trans. Circ. Theory, vol. CT-20, pp. 137-139,1973.에서 사용되는 바와 같은 상보형 변환(Complementary Transformation)이라고 알려져 있다.
본 발명의 실시예에서, 재구성가능한 아날로그 셀은 디코더 입력단 및 디코더 출력단을 가진 디코더 수단을 더 포함하고, 상기 디코더 입력단은 제 1 제어 입력단에 연결되고, 디코더 출력단은 스위치의 제어 단자에 연결되어서, 스위치의 상태를 제어하는 제 1 제어 입력에 인가되는 제 1 제어 벡터에 인가된 제 1 제어 벡터에 의존하는 디코더 출력 벡터를 디코더 출력단에서 생성한다. 셀이 비교적 많은 수의 스위치를 가지고 있다면, 제어 벡터는 스위치의 수만큼 커야 되고, 이는 실제로는 실시할 수 없다. 따라서, 디코더 수단에서, NSW 스위치가 있다고 가정하면, 필요한 제어 벡터 신호의 전체 수는 log2(NSW)에 가까운 가장 큰 정수가 될 것이고, 이는 NSW보다 훨씬 작다. 예컨대, 15개의 스위치가 제어되고 있다면, 제어 벡터는 4개의 구성요소만을 가져야 할 것이다. 이런 특성은 스위치가 컨트롤러 버스를 통해서 제어될 때 특히 중요하다.
본 발명의 실시예에서, 재구성가능한 아날로그 셀은, 제 1 노드가 제 1 차동 전압 제어형 전원의 제 1 입력 단자에 연결되고, 제 2 노드가 제 1 차동 전압 제어형 전원의 제 2 입력 단자에 연결되고, 제 4 노드가 제 2 차동 전압 제어형 전원의 제 3 입력 단자에 연결되고, 제 5 노드가 제 2 차동 전압 제어형 전원의 제 4 입력 단자에 연결되는 것을 특징으로 한다. 동시에, 제 3 노드는 제 1 차동 전압 제어형 전원의 제 1 출력 단자에 연결되고, 제 6 노드는 제 2 차동 전압 제어형 전원의 제 2 출력 단자에 연결된다. 차동 전압 제어형 전원은 비교적 높은 입력 임피던스를 가지고, 비교적 낮은 출력 임피던스를 가지고, 비교적 높은 이득을 가지는 것을 특징으로 한다. 이들 특징으로 인해서 Mitra S. K."Analysis and Design of Linear Active Networks", Wiley, New York, 1969. 에 공지된 바와 같은 나단 변환(Nathan's transformation)을 사용하는 것이 가능하다. 이 알고리즘에 따라서,회로의 인디피니티 어드미턴스 매트릭스는 하기와 같이 요약될 수 있다.
- 열 1와 2가 서로 합해지고, 그 중의 하나는 제거된다.
- 열 4와 5가 서로 합해지고, 그 중의 하나는 제거된다.
- 라인 3 및 라인 6은 제거된다.
인디피니티 어드미턴스 매트릭스의 치수가 2로 감소되고, 나아가 두개의 OA를 가진 능동 필터가 획득된다는 것을 용이하게 관찰할 수 있다.
본 발명의 다른 목적은, 입력 선택 수단(ISM) 및 출력 선택 수단(OSM)에 연결된 복수의 재구성가능한 아날로그 셀을 포함하고 있는 장치를 제공하는 것이다. 입력 선택 수단은 입력 선택 수단의 제 2 제어 입력에 인가된 제 2 입력 제어 벡터에 의해 제어되고, 출력 선택 수단은 출력 선택 수단의 제 3 제어 입력단에 인가된 제 2 제어 벡터에 의해 제어된다. 입력 선택 수단은 제 1 복수의 ISM 입력단에서 수신된 신호의 입력 벡터의 방향을 제 2 복수의 ISM 출력단으로 선택적으로 바꿔서, 제 2 입력 제어 벡터의 제어하에서 복수의 재구성가능한 아날로그 셀의 입력단으로 이들을 전송하도록, 복수의 제 1 ISM 입력단 및 제 2 복수의 ISM 출력단을 더 포함한다. OSM은 복수의 재구성가능한 아날로그 셀에 의해 생성된 신호의 입력 벡터의 방향을, 제 3 제어 벡터 V_OSM의 제어하에서, 전체 신호를 출력하는 제 2 복수의 OSM 출력단 및 벡터를 제 1 복수의 ISM 입력단으로 전송하는 제 2 복수의 OSM 출력단으로 선택적으로 바꾸기 위해 제 1 복수의 OSM 입력단, 제 2 복수의 OSM 출력단 및 제 2 복수의 OSM 출력단을 포함한다.
전술된 장치는 매우 유연한 방법으로 사용될 수 있는 재구성가능한 아날로그셀의 매트릭스를 나타낸다는 것이 여기서 강조된다. 제 1 복수의 ISM 입력단 중 하나에 입력 신호를 인가할 때 제 2 제어 벡터에 의해서 재구성가능한 아날로그 셀의 입력단으로 방향이 전환된다. 재구성가능한 셀의 출력단에서 획득된 출력 신호는 제 1 복수의 OSM 입력단으로 입력된다. 이들 신호는 아날로그 재구성가능한 셀이 소망의 전송 기능을 구현한다면, 제 2 복수의 OSM 출력단으로 방향이 정해지거나, 이들은 제 1 ISM 입력단으로 방향을 전환하기 위해 제 3 복수의 OSM 출력단으로 방향이 정해진다. 이들 신호는 다른 아날로그 재구성가능한 셀에 ISM에 의해 다시 방향이 정해져서 소망의 전송 기능을 획득한다. 이런식으로 더 높은 차원의 필터가 설계될 수 있다.
전술된 장치의 바람직한 실시예에 있어서, ISM은 제 1 증폭기 입력단, 제 1 증폭기 출력단 및 제 1 증폭기 제어 입력단을 포함하는 제 1 제어 가능 증폭 수단에 연결된 제 1 멀티플렉싱 수단을 더 포함한다. ISM은 제 1 복수의 입력단에서 수신된 신호의 입력 벡터를 선택적으로 증폭시키고, 제 2 제어 벡터의 제어하에서 제 2 복수의 ISM 출력단으로 전송시키기 위해 사용된다. 제 1 멀티플렉싱 수단은 제 1 복수의 ISM 입력에 인가된 입력 신호를 제 1 제어가능 증폭기 수단을 통해서 제 2 복수의 ISM 출력단에 연결시킨다. 증폭기 수단은 외부 소스로부터 또는 제 3 복수의 OSM 출력단의 일부로부터 수신될 수 있는 신호원을 버퍼링하기 위해, 또는 제 2 제어 벡터의 제어하에서 제어가능한 방식으로 입력 신호를 증폭시키기 위해 필요하다. 이 마지막 특성은 신호의 왜곡이 발생할 때 매우 유용하다.
본 발명의 장치의 다른 실시예에 있어서, OSM은 제 2 증폭기 입력단, 제 2증폭기 출력단 및 제 2 증폭기 제어 입력단을 포함하는 제 2 제어가능 증폭기 수단에 연결된 제 2 멀티플렉싱 수단을 더 포함한다. OSM은 복수의 RAC에 의해 전송된 출력 신호를 증폭하고, 제 3 제어 벡터의 제어하에서 제 3 복수의 OSM 출력단으로 및 제 2 복수의 OSM 출력단으로 전송하기 위해 사용된다. ISM의 경우와 같이, 제 2 복수의 증폭기 수단은 재구성가능한 아날로그 셀의 출력단을 버퍼링하거나 제 2 제어 벡터의 제어하에서 제어가능한 방식으로 입력 신호를 증폭시키기 위해 필수적이다.
도 1은 본 발명에 따라서, 아날로그 재구성가능한 셀(RAC)의 블록도를 도시하고 있다. RAC(100)는 입력단(In), 출력단(Out) 및 제어 입력(Control_In)을 포함한다. 아날로그 입력 신호(In_S)가 입력단(In)에 인가되었을 때, 출력단(Out)을 거쳐서, 입력 신호(In_S) 프로세싱의 결과값인 신호의 출력 벡터(Out_V)가 전송된다. Out_V와 In_S 사이의 의존도는 공지된 폴과 제로의 세트를 가진 RAC(100)의 전송 기능을 결정한다. 만약 전송 기능이 유리수로 표현된다면, 분모의 근은 폴을 나타내고 분자의 근은 제로를 나타낸다. RAC(100)는 복수의 어드미턴스(yab)를 더 포함하고, 그들 각각은 제 1 단자(a) 및 제 2 단자(b), 및 복수의 스위치(SW)를 가지고, 그들 각각은 제 1 스위치 단자(SW1), 제 2 스위치 단자(SW2) 및 제어 단자(CS_RAC)를 구비하고 있다. 제 1 스위치 단자(SW1)가 제 2 스위치 단자에 연결되어서, 제 1 스위치 단자에 존재하는 신호가 제 2 스위치 단자(SW2)에도 존재할 때는 각각의 스위치는 ON상태를 가진다. 입력 스위치 단자(SW1)가 스위치 출력 단자(SW2)가 아닐 때는 각각의 스위치는 OFF 상태도 가진다. 복수의 스위치의 두가지 상태는 하이 상태 또는 논리 1 및 로우 상태 또는 논리 0을 가진 2진 신호에 의해 제어되고, 2진 신호는 제어 입력단(Control_In)을 통해서 수신된다. 2진 신호의 상태 중 하나는 임의의 스위치의 ON 상태를 결정하고, 반면에 다른 상태는 임의의 스위치의 상태 OFF를 결정한다. 예컨대, 논리 1이 ON 상태를 결정하면, 논리 0은 OFF상태를 결정하고, 이는 순환된다. 편의를 위해, 논리 스위치의 ON 상태는 논리 1에 의해 결정될 것이다. 복수의 스위치는 또한 제 1 복수의 스위치 및 제 2 복수의 스위치를 더 포함해서, RAC(100)내에서 다른 연결을 구성한다. RAC(100)는 복수의 내부 노드(1, 2, 3, 4, 5, 6, 7)를 더 포함하고, 복수의 노드 중 하나는 기준 노드로 지정된다. 여기서, 기준 노드는 노드(7)로 한다. 어드미턴스(yab(a))의 제 1 단자 각각은 제 1 복수의 스위치의 제 1 스위치 단자(SW1)에 연결되고, 어드미턴스(yab(a))의 제 2 단자(b) 각각은 제 2 복수의 스위치의 제 1 스위치 단자에 연결된다. 제 1 및 제 2 복수의 스위치의 제 2 스위치 단자(SW2)는 노드(1, 2, 3, 4, 5, 6, 7)에 연결된다. 도 2에 도시된 바람직한 실시예에서, 임의의 어드미턴스는 스위치에 접속되도록 배선되지만, 연결이 광학 수단, 고주파 수단, 상호 연결 수단에 의해 구성될 수 있다는 것을 배제하지 않는다.
제어 입력(Control_In)을 통해서 제어 벡터(V_In)를 인가할 때, 제 1 및 제2 복수의 스위치 중 하나만이 ON이 된다. 이러한 환경하에서, 임의의 어드미턴스는 각각의 회로를 구현하는 복수의 노드를 통해서 한쌍의 노드에만 유일하게 연결된다. 모든 가능한 입력 제어 벡터(V_In)로 부터, 임의의 각각의 회로의 폴이 거의 서로 동일한 복수의 스위치를 제어하는 벡터만이 선택된다. 즉, 거의 같은 폴을 가진 회로 뿐만 아니라 상이한 제로를 가진 회로도 구현된다. 이는 동일한 복수의 어드미턴스를 가지고, 다른 전송 기능이 본 명세서에서 더 설명되는 바와 같이 로우-패스, 하이-패스, 밴드-패스, 밴드-리젝트로 구현될 수 있고, 더 많이 구현될 수 있다. 전송 기능이 예컨대, 일정한 증폭(constant amplication)과 같이 폴과 제로를 가지지 않는다는 것을 이해할 것이다. 이 경우에, 입력 제어 벡터(V_In)는 동일한 분모를 가지는 전송 기능을 가진 다른 회로를 결정한다. RAC(100)의 가능한 수학식 표현은 인디피니티 어드미턴스 매트릭스(IAM)를 사용하는 것이고, 상기 매트릭스는 모든 1차 마이너(minor)의 행렬식이 서로 동일하다는 것을 특징으로 한다. 매트릭스의 1차 행렬식은 처음 행에서 하나의 행 및 하나의 열을 삭제함으로써 획득된 다른 매트릭스이다. IAM의 1차 마이너 행렬식은 회로의 임의의 전송 함수의 폴을 결정한다. 이런 환경하에서, IAM의 라인과 열 사이의 짝순열은 회로의 폴을 유지한다. 명세서에서 사용되는 바와 같은 행과 열 사이의 짝순열은 두개의 행이 서로 교환되고, 두개의 열도 서로 교환된다는 것을 의미한다. 둘 이상의 짝순열이 짝순열의 세트를 구현한다. 제 1 짝순열의 세트(P1)는 노드(2)에 대응하는 열을 노드(1)에 대응하는 열과 서로 교환하고, 노드(3)에 대응하는 열을 기준 노드(7)에 대응하는 열과 교환함으로써 달성된다. 동일한 순열의 그룹은 예컨대 라인(2)과 라인(1) 및 라인(3)과 라인(7)과 같은 대응하는 라인에 적용된다. 더욱이, 전술된 방법은 노드(4)와 노드(5), 및 노드(6)와 노드(7)로 간주되는 라인 및 열에 적용되는 다른 짝순열의 세트(P2)에 대해서 적용된다. 셀을 특징짓는 초기 IAM으로부터의 개시하고 P1에 이어서 P2를 연속해서 인가함으로써, 전체 12개로 구분된 IAM가 획득된다.
도 3은 본 발명의 다른 실시예의 모두 12개의 가능한 조합에서의 아날로그 재구성가능한 셀의 IAM을 도시하고 있다. 각각의 IAM의 좌측과 상부의 숫자는 RAC(100)의 노드를 나타내고 있고, 노드(7)가 기준 노드로 간주된다. 임의의 어드미턴스에 추가되는 기호는 어드미턴스가 각각의 노드에 연결되는 방향 표시이고, 즉, y35는 어드미턴스가 노드(3, 5)에 연결된다는 것을 의미한다. 더욱이, 이들은 동일한 어드미턴스를 나타내기 때문에, y35=y53이다. 상기 도면의 a)의 IAM는 RAC(100)의 초기 상태를 나타낸다. P1이 적용되면, b)에 도시된 IAM이 획득된다. 만약 지금 P2가 적용되면, c)의 IAM이 획득되고, 이렇게 계속된다. IAM k)의 경우에, P2가 적용되면, IAM a)에 의해 설명된 회로가 획득된다. 이런식으로, 12개의 회로의 숫자가 구성될 수 있다. 하나의 상태의 IAM에 동일한 순열(P1 또는 P2)의 세트를 연속해서 적용시키는 것은 변화를 주지 않는다는 것이 이해될 것이다.
전술된 셀(100)은 수동 어드미턴스만을 포함하고 따라서 수동 필터를 특징으로 한다. 동작 범위, 손실과 같은 많은 원인에 의해서 수동 필터 대신에 능동 필터가 바람직하다. 도 4에 도시된 본 발명의 바람직한 실시예에서, 제 1 및 제 2 차동전압 제어 전원(DVCVS:300)이 사용된다. 제 1 DVCVS(300)는 노드(1)에 연결된 제 1 입력단(P_In), 노드(2)에 연결된 제 2 입력단(N_In) 및 노드(3)에 연결된 제 1 출력단(OA)을 포함한다. 제 2 DVCVS(300)는 노드(4)에 연결된 제 3 입력단(P_In), 노드(5)에 연결된 제 4 입력단(N_In) 및 노드(6)에 연결된 제 2 출력단(OA)을 포함한다. DVCVS(300)는 비교적 높은 입력 임피던스를 가지고, 비교적 낮은 출력 임피던스를 가지고, 비교적 높은 전압 이득을 가지는 것을 특징으로 한다. 바람직하게는 DVCVS(300)는 연산 증폭기(OA)이다. 전술된 방법으로 획득되는 바와 같은 특성이 상호 컨덕턴스(transconductance) 증폭기를 전류-전압 변환기 및 높은 이득 전압 증폭기 및 다수의 다른 구성요소에 접속시킴으로써 획득된다.
DVCVS(300)가 사용되면, 나단 변환에 따른 IAM를 하기와 같이 요약할 수 있다.
- 열(1, 2)이 합해지고, 그 중 하나는 제거되고,
- 열(4, 5)이 합해지고, 그 중 하나는 제거되고,
- 라인(3) 및 라인(6)이 제거된다.
도 5에는, 나단 변환을 수행한 이후에 획득된 분자의 세트가 표시된다. 도 5에서, 기준 노드에 대응하는 라인 및 열이 생략되어서, 분자가 RAC(100)의 폴을 결정한다는 것을 분명하게 도시한다. 이들은 RAC의 임의의 노드로부터의 전송 기능을 결정할 때 직접 사용될 수 있고, 이는 본 명세서에서 더 설명될 것이다.
전체 스위치의 수가 매우 커질 수 있기 때문에, 스위치의 수와 같은 구성 요소의 수를 가지는 입력 제어 벡터(V_In)를 사용하는 것을 실현불가능하다. 이는 본발명의 바람직한 실시예에서, 도 7에 도시된 바와 같이 디코더가 사용된다.
디코더는 제 1 제어 벡터(V_In)가 사용되는 입력단을 포함한다. 디코더는 출력단을 더 포함하고, 여기서 스위치의 상태를 제어하는 제어 신호가 전송된다.
RAC(100)은 7개의 노드를 가지며, 상기 설명된 P1, P2가 연속해서 인가된다고 하면, 전체 12개의 RAC(100) 구성이 획득된다. 이 경우에, RAC(100)의 소요 갯수를 커버하는 16조합을 생성할 수 있기 때문에 생성 4 비트를 가지는 V_In 벡터가 필요하다. V_In의 각각의 구성요소가 Si, i=0...11로 표현되어서, 다음 표가 획득된다.
(표 1)
표 1에서, Cj는 스위치(SWj, j=1...30)의 제어 변수를 나타낸다.
(1)
관계식(1)에서, 변수(Cj)의 논리 부정은 j로 표현된다. 표 1로부터 제어 변수의 항등식이 다음과 같이 획득될 수 있다.
(2)
상태 Si, i=0...11 중 임의의 하나에 부가된 2진 코드에 따라서 논리식(2)이 사용되는 표현식의 전체 수, 칩상에서 점유된 영역, 표현식(2) 중 하나에 사용되는 더 작은 수의 변수에 따라서 다른 기준을 사용해서 최적화될 수 있다. 더욱이, 표현식(2)은 논리 게이트, 멀티플렉서, 디멀티플렉서, 메모리를 사용해서 구성될 수 있다.
도 6에서는, 본 발명의 일 실시예의 RAC(100)가 도시된다. 스위치(SWi)는 그들의 제어 입력단(Ki)에 의해서만 표현되고, 여기서 변수(Ci, i=1...30)가 인가된다. Control_In 입력단과 스위치의 제어 단자 사이의 연결은 접촉에 의해 구현될 수 있지만, 예컨대 광 연결, 캐패시티브 또는 인덕티브 연결, 서멀 연결, 고주파 연결과 같은 비 접촉식 연결에 의해서 구현될 수 있다. 상태 코딩에 따라서, 관계식의 실제 구현이 최적화될 수 있다. 더욱이, 식 (2) 에서 "+"는 논리 OR 연산을 나타낸다. 도면을 복잡하지 않게 하기 위해, OA는 도면에 도시되지 않지만, 노드(1, 2, 3, 7)와 노드(4, 5, 6, 7) 사이에 각각 접속된다는 것을 명심해야 한다.
도 6에는, 스위치(K30)는, ON일 때 노드(2)와 노드(4)사이를 직접 연결하는 것으도 도시되어 있다. 이 상태는 두개의 OA가 그들의 입력 노드 사이의 직접 접속을 가지는 상태에 대응한다. 이러한 회로의 예가 제네럴라이즈 이미턴스 컨버터(GIC)를 사용한 능동 필터 구현이다. 이 경우에, 6개의 상이한 회로만이 획득될 수 있으며, 이들은 도 8에 도시된다.
도 8에 도시된 회로의 행렬식은
D=y0y2y4+y1y3y5(3)
이다.
도 8과 같이 구현된 RAC(100)의 출력단은 노드(4, 5)이며, 획득된 모든 가능한 전송 함수가 표 2에 표시된다.
(표 2)
다음의 구성 요소를 선택한다면,
(4)
2차 능동 필터가 획득된다. 관계식(4)에서, G는 도전성을 나타내고, R은 저항성을 나타내며, C는 캐패시터를 나타내고, s는 복소수 변수이다. 관계식(4)의 두번째에 있는 y1는 캐패시터(C)와 저항(R)의 저항 사이의 병렬 접속에 의해 구현된다. 각각의 경우에, 표 3에 도시된 전송 기능이 획득된다.
(표 3)
예컨대 회로 f)는 출력 노드가 노드(5)라고 했을 때는 스톱 밴드 필터를, 동시에, 출력 노드가 노드(4)라고 했을 때는 밴드 패스 필터를 구현한다는 것을 표 3에서 알 수 있다. 또한, 공지된 필터 전송 기능은, 출력단(4)의 로우 패스(회로 a), 출력단(5)의 하이 패스(회로 b), 출력단(5)의 비 전송 제로를 가지는 밴드 패스(회로 c) 등과 같은 모든 공지된 필터 전송 기능을 포함한다. 표 4에서, 기호 "-"는 입력단과 출력단 사이의 180°위상 변이를 나타낸다. 또한, 다른 구성요소가 선택되었을 때에는, 다른 전송 기능이 획득될 수 있다. RAC(100)의 유연성을 강화하도록, 어드미턴스가 제어 가능하다. 이는 전압, 전류, 전하, 주파수, 광신호, 온도 신호, 고주파 신호와 같은 다른 제어 신호로 제어되는 제어가능 어드미턴스를 사용해서 이루어진다. 제어 신호가 주파수이고, 어드미턴스는 캐패시터뿐일 때, 대응하는 필터는 스위칭된 캐패시터 필터이다. 제어 가능 어드미턴스는 더 높은 차수의 필터가 필요할 때 중요하다. 감응도의 관점에서, 예컨대 높은 차수의 전송이 필요할 때는, 1차 및 2차 전송 기능의 곱으로 파티션된다. 이로써 직렬 RAC(100)를 직렬화하는 기능이 용이하게 구현될 수 있고, 각각의 RAC(100)는 어드미턴스의 값에 의해 결정되는 다른 폴 및 제로의 세트를 가진 필터를 구현한다.
도 9는 본 발명의 다른 실시예에서의 재구성가능한 아날로그 셀(100)을 포함한 장치(200)의 블록도를 도시하고 있다. 장치(200)는 입력 선택 수단(ISM:210) 및 출력 선택 수단(OSM:200)에 연결된 복수의 RAC(100)을 포함한다. ISM은 ISM(210)의 제 2 제어 입력단(C_ISM)에 인가된 제 2 입력 제어 벡터(V_ISM)에 의해 제어된다. OSM(220)은 OSM(220)의 제 3 제어 입력단(C_OSM)에 인가된 제 3 제어 벡터(V_OSM)에 의해 제어된다. ISM(210)은 제 1 복수의 ISM 입력단(I1) 및 제 2 복수의 ISM 출력단(O1)을 더 포함한다. ISM(210)은 제 1 복수의 ISM 입력단(I1)에서 수신된 신호의 입력 벡터를 제 2 복수의 ISM 출력단(O1)으로 선택적으로 방향을 전환해서, 이들을 제 2 입력 제어 벡터(V_ISM)의 제어하에서, 복수의 RAC(100)의 입력단(In)으로 전송한다.
OSM(220)은 제 1 복수의 OSM 입력단(I2), 제 2 복수의 OSM 출력단(O2) 및 제 3 복수의 OSM 출력단(O3)를 포함한다. OSM(220)은 복수의 RAC(100)에 의해 생성된출력 신호를 포함한 신호의 입력 벡터를 제 2 복수의 OSM 출력단(O2)으로 선택적으로 방향 전환한다. OSM(220)은 제 2 복수의 출력단(O2)을 통해서 일반 출력 신호(G_OUT)를 전송하고, 제 3 복수의 출력단(O3)을 통해서 벡터(F_V)를 전송하며, 상기 벡터(F_V)는 제 3 제어 벡터(V_OSM)의 제어하에서 제 1 복수의 ISM 입력단(I1)에 더 전송된다.
더 높은 차수의 전송 기능이 요구될 때, 제 3 복수의 OSM 출력단(O3)은 피드백 신호를 제 1 복수의 ISM 입력단(I1)에 전송한다. 그렇지 않으면, 제 2 OSM 출력단(O2)을 통해서 전송되는 신호가 선택되어서 장치(G_OUT)의 출력단에 전송된다.
도 10은 본 발명의 실시예에서의 입력 선택 수단(ISM:210)을 도시한다. ISM(210)은 제 1 제어가능 증폭기 수단(B_ISM)에 연결된 제 1 멀티플렉싱 수단(211)을 포함한다. 제 1 제어가능 증폭기 수단(B_ISM)은 제 1 증폭기 입력단(BISM_In), 제 1 증폭기 출력단(BISM_Out) 및 제 1 증폭기 제어 입력단(CB_ISM)을 포함한다. 제 1 복수의 ISM 입력단(I1)에서 수신된 신호의 입력은 제 2 제어 벡터(V_ISM)의 제어하에서 제 1 복수의 출력단(O1)으로 방향전환된다. 신호는 우선 멀티플렉싱 수단을 지나며, 제 1 제어가능 증폭기 수단(B_ISM)에 의해 처리된다. 제 1 제어가능 증폭기 수단(B_ISM)은 신호 체인을 지난 손실을 포상하기 위해 입력 신호를 제어되는 방식으로 증폭하고, 입력 신호를 RAC(100)의 입력단에 적응시키는 다양한 역할을 한다. 제 1 제어가능 증폭기 수단(B_ISM)의 전체 증폭은 제 1 증폭기 제어 입력단(CB_ISM)에 인가된 제어 신호에 의해 제어된다. 이 제어는 전기적으로, 광학적으로, 열적으로 구현되면, 제어 신호는 전압, 전류, 전하, 온도, 광파, 고주파, 클록 등이다.
도 11은 본 발명의 다른 실시예의 출력 선택 수단(220)을 도시한다. OSM(220)은 제 2 제어가능 증폭 수단(B_OSM)에 연결된 제 2 멀티플렉싱 수단(221)을 포함한다. 제 2 제어 가능 증폭기 수단(B_OSM)은 제 2 증폭기 입력단(BOSM_IN), 제 2 증폭기 출력단(BOSM_OUT) 및 제 2 증폭기 제어 입력단(CB_OSM)을 포함한다. OSM(220)은 제어가능한 방식으로 증폭되며, 복수의 RAC(100)로부터 수신된 출력 신호(Out_V)를 제 3 제어 벡터(V_OSM)의 제어하에서 제 2 복수의 OSM 출력단(O2) 및 제 3 복수의 OSM 출력단(O3)으로 선택적으로 전송된다. 더 높은 차수의 필터가 구현되어야 하는 경우에는, 전체 전송 기능은 1차 및 2차 중간 필터의 곱으로 인수분해된다. 중간 필터 각각은 RAC(100)에서 실시되며, 중간 필터의 출력 신호는 제 3 복수의 OSM 출력단(O3)에 연결되어서, 제 1 복수의 ISM 입력단(I1)으로 복귀된다. 마지막 필터의 출력은 G_Out 단자로 처리 신호를 전송하도록 제 1 복수의 OSM 출력단(O2)을 통하는 것으로 방향이 정해진다.
본 발명의 범주는 상기 설명된 실시예에 한정되지 않는다는 것을 이해할 것이다. 본 발명의 범위는 청구항의 참조 번호로 한정되는 것이 아니다. 용어 '포함한다'는 청구항에 설명된 것이외의 부분을 한정하지 않는다. 본 발명의 일부를 형성하는 수단은 전용 하드웨어의 형태로 또는 다목적 프로세서의 형태로 구현될 수 있다. 본 발명은 새로운 특성 또는 특성의 조합을 각각 포함한다.

Claims (13)

  1. 입력단에 인가된 입력 신호(In_S)로부터, 폴의 세트를 가지는, 복수의 전송 기능(Out_V) 중 적어도 하나의 결과인 적어도 하나의 신호의 벡터를 출력단에 생성하기 위해, 입력단(In), 출력단(Out) 및 제 1 제어 입력단(Control_In)을 포함하고,
    - 복수의 어드미턴스(yab) - 각각의 상기 어드미턴스는 제 1 단자(a)와 제 2 단자(b)를 구비함 - 와,
    - 복수의 스위치(SW) - 상기 복수의 스위치의 각각은 제 1 스위치 단자(SW1), 제 2 스위치 단자(SW2)를 구비하고, 각각의 상기 스위치는 제 1 스위치 단자와 제 2 스위치 단자가 서로 접속되는 ON 상태 및 스위치 단자들이 서로 접속되지 않는 OFF 상태를 가지고, 각각의 상기 스위치는 Control_In을 통해서 수신되는 2진 신호에 의해 임의의 스위치(SW)의 상태를 제어하는 제어 단자(CS_RAC)를 더 가지고, 상기 복수의 스위치(SW)는 제 1 복수의 스위치 및 제 2 복수의 스위치를 포함함 - 와,
    - 복수의 내부 노드(1, 2, 3, 4, 5, 6, 7) - 상기 노드 중 하나가 기준 노드로 지정됨 -
    를 더 포함하는 재구성가능한 아날로그 셀(reconfigurable analog cell:RAC:100)에 있어서,
    - 상기 어드미턴스(yab)의 상기 제 1 단자(a)는 각각 상기 제 1 복수의 스위치의 제 1 스위치 단자(SW1)에 연결되고,
    - 상기 어드미턴스(yab)의 상기 제 2 단자(b)는 각각 상기 제 2 복수의 스위치의 제 1 단자(SW1)에 연결되고,
    - 제 1 복수의 스위치 및 제 2 복수의 스위치의 제 2 스위치 단자(SW2)는 각각 복수의 노드 중 적어도 하나의 노드에 연결되고, 제어 벡터(V_In)가 Control_In을 통해서 인가되었을 때, 상기 복수의 스위치들 중 하나의 복수의 스위치만이 ON되어서, RAC(100)의 복수의 가능한 상태의 각각의 상태(PSPPS)를 구현하고, 전송 기능을 나타내는 상태는 각각 상기 폴의 세트를 가지도록 장치가 이루어지는
    재구성가능한 아날로그 셀(100).
  2. 제 1 항에 있어서,
    상기 RAC(100)의 상기 각각의 상태(PSPPS)의 제 1 복수의 스위치의 제어 입력단(CS_RAC) 및 제 2 복수의 스위치의 제어 입력단(CS_RAC)에 인가된 상기 제어 벡터(V_In)의 변화는
    - 상기 각각의 상태 PSPPS의 제 1 노드(1)에 접속된 상기 어드미턴스는 제 2 노드(2)에 상호 접속되고,
    - 상기 각각의 상태 PSPPS의 제 3 노드(3)에 접속된 상기 어드미턴스는 상기기준 노드에 상호 접속되는
    RAC(100)의 제 2 상태, 또는
    - 상기 각각의 상태 PSPPS의 제 4 노드(4)에 접속된 어드미턴스는 제 5 노드(5)에 상호 접속되고,
    - 상기 각각의 상태 PSPPS의 제 6 노드(6)에 접속된 어드미턴스는 기준 노드에 상호 접속되는
    RAC(100)의 제 3 상태 중 하나를 생성하는
    재구성가능한 아날로그 셀(100).
  3. 제 1 항에 있어서,
    상기 RAC(100)는 디코더 입력단 및 디코더 출력단을 구비한 디코더 수단을 더 포함하고, 상기 디코더 입력단은 상기 제 1 제어 입력단(Control_In)에 연결되고, 상기 디코더 출력단은 상기 스위치(SW)의 제어 단자(CS_RAC)에 연결되어서, 스위치의 상태를 제어하기 위해 상기 제 1 제어 입력단(Control_In)에 인가된 상기 제 1 제어 벡터(V_In)에 따라서, 디코더 출력 벡터를 디코더 출력단에서 생성하는
    재구성가능한 아날로그 셀(100).
  4. 제 1 항에 있어서,
    상기 제 1 노드(1)는 제 1 차동 전압 제어형 전원(DVCVS)의 제 1 입력 단자에 연결되고, 상기 제 2 노드(2)는 제 1 차동 전압 제어형 전원(DVCVS)의 제 2 입력 단자에 연결되고, 상기 제 4 노드(4)는 제 2 DVCVS의 제 3 입력 단자에 연결되고, 상기 제 5 노드(5)는 제 2 DVCVS의 제 4 입력 단자에 연결되고, 상기 제 3 노드(3)는 제 1 DVCVS의 제 1 출력 단자에 연결되고, 상기 제 6 노드(6)는 제 2 DVCVS의 제 2 출력 단자에 연결되는
    재구성가능한 아날로그 셀(100).
  5. 제 4 항에 있어서,
    DVCVS는 연산 증폭기(OA)인
    재구성가능한 아날로그 셀(100).
  6. 제 1 항에 있어서,
    상기 입력 제어 벡터(V_In)를 저장하기 위해 제 1 메모리 수단을 더 포함하는
    재구성가능한 아날로그 셀(100).
  7. 제 1 항에 있어서,
    상기 어드미턴스(yab)의 값은 제어가능한
    재구성가능한 아날로그 셀(100).
  8. - 입력 선택 수단(ISM:210) - 상기 ISM은 상기 ISM(210)의 제 2 제어 입력단(C_ISM)에 인가된 제 2 입력 제어 벡터(V_ISM)에 의해 제어됨 - 및 출력 선택 수단(OSM:220) - 상기 OSM(220)은 상기 OSM(220)의 제 3 제어 입력단(C_OSM)에 인가된 제 3 제어 벡터(V_OSM)에 의해 제어됨 - 에 연결된 제 1 항 내지 제 7 항 중 어느 한 항의 복수의 RAC(100)와,
    - 상기 제 1 복수의 ISM 입력단(I1)에서 수신된 신호의 입력 벡터를 제 2 복수의 ISM 출력단(O1)으로 선택적으로 방향전환시켜서 제 2 입력 제어 벡터(V_ISM)의 제어 하에서 복수의 RAC(100)의 입력단(In)으로 전송하기 위해, 제 1 복수의 ISM 입력단(I1) 및 제 2 복수의 ISM 출력단(O1)을 더 포함하는 ISM(210)과,
    - 복수의 RAC(100)에 의해 생성된 출력 신호(Out)를 포함한 신호의 입력 벡터를 제 3 제어 벡터(V_OSM)의 제어하에서, 일반 출력 신호(G_OUT)를 전송하기 위한 제 2 복수의 OSM 출력단(O2) 및 제 1 복수의 ISM 입력단(I1)으로 상기 벡터(F_V)를 전송하기 위한 제 3 복수의 출력단(O3)으로 선택적으로 방향 전환하기위해, 제 1 복수의 OSM 입력단(I2), 제 2 복수의 OSM 출력단(O2) 및 제 3 복수의 OSM 출력단(O3)을 포함하는 OSM(220)
    을 포함하는 장치(200).
  9. 제 8 항에 있어서,
    상기 ISM(210)은, 제 2 제어 벡터(V_ISM)의 제어하에서 제 1 복수의 ISM 입력단(I1)에서 수신된 신호의 입력 벡터를 선택적으로 증폭시켜서, 제 1 제어가능 증폭기 수단(B_ISM)을 통해서 제 2 복수의 ISM 출력단(O1)으로 전송하기 위해, 제 1 증폭기 입력단(BISM_In), 제 1 증폭기 출력단(BISM_Out) 및 제 1 증폭기 제어 입력단(CB_ISM)을 포함하는 제 1 제어가능 증폭기 수단(B_ISM)에 연결된 제 1 멀티플렉싱 수단(211)을 더 포함하는
    장치.
  10. 제 8 항에 있어서,
    상기 OSM(220)은 제 3 제어 벡터(V_OSM)의 제어하에서 복수의 RAC(100)에 의해 전송된 출력 신호(Out_V)를 선택적으로 증폭시켜서, 복수의 OSM 출력단(O3) 및 제 2 복수의 OSM 출력단(O2)으로 전송하기 위해, 제 2 증폭기 입력단(BOSM_IN), 제 2 증폭기 출력단(BOSM_OUT) 및 제 2 증폭기 제어 입력단(CB_OSM)을 포함하는 제 2제어 가능 증폭기 수단(B_OSM)에 연결된 제 2 멀티플렉싱 수단(221)을 더 포함하는
    장치.
  11. 제 8 항에 있어서,
    상기 ISM 제어 입력단(C_ISM) 및 상기 OSM 제어 입력단(C_OSM)은 2진 벡터를 수신하도록 되어 있는
    장치.
  12. 제 8 항에 있어서,
    상기 제어 벡터(V_ISM) 및 (V_OSM)을 저장하기 위한 제 2 메모리 수단을 더 포함하는
    장치.
  13. 제 8 항에 있어서,
    단일 칩상에 집적되는
    장치.
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