JP4261342B2

JP4261342B2 - 再構成可能なアナログセル、およびこのようなセルを複数有する装置

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Publication number: JP4261342B2
Application number: JP2003511424A
Authority: JP
Inventors: クリスチャンエヌオネテ
Original assignee: NXP BV
Current assignee: NXP BV
Priority date: 2001-06-29
Filing date: 2002-06-20
Publication date: 2009-04-30
Anticipated expiration: 2022-06-20
Also published as: US6995608B2; WO2003005583A3; ATE478472T1; AU2002309189A1; US20050073873A1; WO2003005583A2; EP1405414B1; JP2004534475A; CN100576739C; CN1520638A; DE60237370D1; KR20030045044A; EP1405414A2

Description

本発明は、請求項１の第1段落による再構成可能なアナログセルに関する。

本発明は、さらに、これらの再構成可能なアナログセルを有する装置に関する。

再構成可能な回路、特に、デジタル・アプリケーションにおいて用いられるこの回路は、異なるデジタル関数を得るための再構成が容易に可能であり、同じ内部構造を用いて異なるデジタル関数を実現するので、デジタル論理設計において広く用いられている。専用のコンピュータ・プログラムを用いることにより、アプリケーションの内部構造を容易に変更することが出来るという事実により、アプリケーションの柔軟性がさらに得られる。

アナログ設計の場合、再構成可能な回路を得ることは、より困難である。なぜならば、これらの回路は、例えば、同じチップ上に集積化される演算増幅器(OA)のような、異なる値の受動素子と能動素子とを必要とするからである。さらに、このような再構成可能なセルを設計する場合、これを再プログラム可能なものにしなければならない。すなわち、素子値と同様に、入出力(I/O)関数の修正が容易に可能でなければならない。

フィールド・プログラム可能ゲートアレイ(FPGA)の市場での成功により、これらのモデルは、文献「AN10E40-データ・マニュアル」（pp.1〜31, Anadigm Inc.出版, 2000年）に記載されているフィールド・プログラム可能アナログアレイ(FPAA)を実現させるために用いられた。

上述した文献には、5列4行の行列内に構成された20個の構成可能なアナログ・ブロック(CAB)を有するFPAAが、記述されている。各CABは、スイッチド・キャパシタ・バンク、局所的な経路選択用の資源、局所的なスイッチングとクロッキングのための資源、大域的な接続ポイント、および1つのOAを有する。各セルは、サレン・キー能動フィルタ(Sallen-Key active filter)を含む異なるI/O関数を実現することが出来る。サレン・キー能動フィルタは、OAを1つ用いている。単一のCABを用いた、当該文献に記述されているFPAAの場合、2つ以上のOAを有する能動フィルタの構造を得ることが出来ない。ここで指摘すべき点は、実用上の観点から見た場合、少なくとも2つのOAを有する能動フィルタを検討しなければならないことである。その理由は、これらの素子値の広がりが相対的に低く、かつ、これらによって、品質要素(Q)が相対的に高いフィルタが実現可能となるからである。また、増幅とバッファリングとが適切に行われている場合、受動フィルタは、感度という観点（すなわち、例えば、温度のような外部パラメータの変化に対する安定性）から見ると、より良い選択対象でもあり、かつ、能動フィルタの代わりに受動フィルタを用いることが出来る。したがって、再構成の可能性という属性を維持するアナログ・フィルタが設計可能であることが好ましい。さらに、特定の周波数範囲内における特定のアプリケーションの場合、同じ極変位を有するにも関わらず異なる伝達関数を実現する、異なる伝達関数を実現することが好ましい。
「AN10E40-データ・マニュアル」（pp.1〜31, Anadigm Inc.出版, 2000年） N.Fliegeの「フィードバック・システムの補足変換(Complementary transformation of feedback systems)」（IEEE Trans.、回路理論、第CT-20巻、pp.137〜139、1973年） Mitra S. Kの「線形能動ネットワークの分析と設計(Analysis and Design of Linear Active Networks)」（Wiley, New York, 1969年）

したがって、本発明の目的は、ほとんど同じ極変位を有する異なる伝達関数を実現するように構成された、再構成可能なアナログセルを提供することである。

本発明によると、この目的は、アドミタンスy_abの第一端子の各々が、複数の第一スイッチの第一端子に結合され、アドミタンスy_abの第二端子の各々が、複数の第二スイッチの第一端子に結合され、複数の第一スイッチの第二スイッチ端子と複数の第二スイッチの第二スイッチ端子との各々が、複数のノードの少なくとも一つのノードに結合され、制御ベクトルV_InがControl_Inを介して印加されると、どの複数のスイッチからも１つのスイッチしかONにならないように、この装置が構成されていることにより、RACの複数の可能な状態(PSPPS)の特定の状態が実現され、これらの回路の各々が、上述の極の組を有する複数の状態から得られることを特徴とする、第一段落に記載された装置により達成される。

本発明による装置には、再構成可能なアナログセルにより、同じ極変位を有する異なる伝達関数が実現されるという利点がある。

本発明の好ましい一実施例の場合、当該特定状態のセルの複数の第一スイッチの制御入力と複数の第二スイッチの制御入力とに印加される制御ベクトルV_Inが変化することにより、
- 当該特定状態PSPPSで第一ノード(1)に接続されているアドミタンスが、第二ノード(2)に、かつ相互に接続され、
- 当該特定状態PSPPSで第三ノード(3)に接続されているアドミタンスが、参照ノードに、かつ相互に接続される、
RACの第二状態、または、
- 当該特定状態PSPPSにある第四ノード(4)に接続されているアドミタンスが、第五ノード(5)に、かつ相互に接続され、
- 当該特定状態PSPPSにある第六ノード(6)に接続されているアドミタンスが、参照ノードに、かつ相互に接続される、
RACの第三状態、の何れかが生成される。

上述の機構により、セルを特徴付ける不定アドミタンス行列(Indefinite Admittance Matrix)内の順列の同一の対が実現されるため、回路の行列式は不変を保つ。この結果、回路の伝達関数の極変位は不変を保ち、同時に、この回路は異なる伝達関数を実現する。この機構は、例えば、N.Fliegeの「フィードバック・システムの補足変換(Complementary transformation of feedback systems)」（IEEE Trans.、回路理論、第CT-20巻、pp.137〜139、1973年）で用いられている「補足変換(Complementary Transformation)」のような専門文献において知られている。

本発明の一実施例の場合、再構成可能なアナログセルは、さらに、スイッチの状態を制御するために、第一制御入力に印加された第一制御ベクトルに応じて復号器出力ベクトルを復号器出力に生成するための、第一制御入力に結合された復号器入力とスイッチの制御端子に結合された復号器出力とを有する復号器手段、を有する。セルが、相対的に多数のスイッチを有している場合、制御ベクトルをスイッチの数と同じ位に広くする必要があるが、これは実際の状況では実用的ではないことが認められる。したがって、復号器手段を設け、かつNSWスイッチがあると仮定した場合、必要な制御ベクトル信号の総数は、NSWよりもかなり小さいlog₂(NSW)に近づく最大の整数となる。例えば、制御すべきスイッチが15個ある場合、制御ベクトルは4つの素子しか有してはならない。この特徴は、スイッチが制御装置バスを介して制御される場合、特に重要である。

本発明の一実施例の場合、再構成可能なアナログセルは、第一ノードが、第一差電圧制御電圧源(Differential Voltage Controlled Voltage Source)の第一入力端子に結合され、第二ノードが、第一差電圧制御電圧源の第二入力端子に結合され、第四ノードが、第二差電圧制御電圧源の第三入力端子に結合され、第五ノードが、第二差電圧制御電圧源の第四入力端子に結合されることを特徴とする。同時に、第三ノードは、第一差電圧制御源(Differential Voltage Controlled Source)の第一出力端子に結合され、かつ、第六ノードは、第二差電圧制御源の第二出力端子に結合される。差電圧制御源は、相対的に非常に高い入力インピーダンスと、相対的に非常に低い出力インピーダンスと、相対的に非常に高いゲインとを有することを特徴とする。これらの特徴により、Mitra S. Kの「線形能動ネットワークの分析と設計(Analysis and Design of Linear Active Networks)」（Wiley, New York, 1969年）のような技術文献において周知のネーサンの変換(Nathan's transformation)が利用可能となる。このアルゴリズムによると、回路の不定アドミタンス行列を、以下のように単純化することが出来る。
- 第1列と第2列を加算し、かつ、これらの1つを消去する。
- 第4列と第5列を加算し、かつ、これらの1つを除去する。
- 第3行と第6行を消去する。

不定アドミタンス行列が2つ減少し、かつさらに、2つのOAを有する能動フィルタが得られることが、容易に認められる。

本発明の他の目的は、入力選択手段(ISM)と出力選択手段(OSM)とに結合された複数の再構成可能なアナログセルを有する装置を提供することである。入力選択手段は、この入力選択手段の第二制御入力に印加された第二入力制御ベクトルにより制御され、かつ、出力選択手段は、この出力選択手段の第三制御入力に印加された第三制御ベクトルにより制御される。この入力選択手段は、さらに、複数の第一ISM入力と複数の第二ISM出力とを有し、第二入力制御ベクトルの制御により、複数の第一ISM入力で受信された信号の入力ベクトルを複数の第二ISM出力に選択的に切り換え、これらの信号を、再構成可能なアナログセルの複数の入力に伝送する。OSMは、複数の第一OSM入力と、複数の第二OSM出力と、複数の第三OSM出力とを有し、第三制御ベクトルV_OSMの制御により、複数の再構成可能なアナログセルが生成した出力信号を有する信号の入力ベクトルを、汎用出力信号を伝送するための複数の第二OSM出力と、複数の第一ISM入力にベクトルを伝送するための複数の第三OSM出力とに、選択的に切り換える。

ここで強調すべき点は、上述の装置は、非常に柔軟に用いることが出来る再構成可能なアナログセルの行列を表していることである。複数の第一ISM入力の1つに入力信号を印加すると、この入力信号は、第二制御ベクトルの制御により、再構成可能なアナログセルの入力に切り換えられる。再構成可能なセルの出力で得られる出力信号は、複数の第一OSM入力に入力される。これらの信号は、再構成可能なアナログセルが所望の伝達関数を実現していれば、複数の第二OSM出力に導かれるか、または、これらを第一ISM入力に切り換えるための複数の第三OSM出力に導かれるか、の何れかである。所望の伝達関数を得るために、これらの信号は、ISMによって他の再構成可能なアナログセルにさらに切り換えられる。このようにして、より高い次数のフィルタを設計することが出来る。

上述した装置の好ましい一実施例の場合、ISMは、さらに、第一増幅器入力と、第一増幅器出力端と、第一増幅器制御入力とを有する第一制御可能な増幅器手段に結合された第一多重化手段を有する。このISMは、第二制御ベクトルの制御により、複数の第一入力で受信された信号の入力ベクトルを、第一制御可能な増幅器手段を介して複数の第二ISM出力に選択的に増幅かつ伝送するために用いられる。第一多重化手段は、複数の第一ISM入力に印加された入力信号を、第一制御可能な増幅器手段を介して、複数の第二ISM出力に結合させる。増幅器手段は、外部の供給源または複数の第三OSM出力の幾つかの何れかから受信可能な信号源をバッファリングするか、または、第二制御ベクトルの制御により入力信号を制御可能な方法で増幅するか、の何れかのために必要である。この最後の特徴は、信号減衰が発生する場合、非常に有用である。

本発明の装置の他の実施例の場合、OSMは、さらに、第二増幅器入力と、第二増幅器出力と、第二増幅器制御入力とを有する第二制御可能な増幅器手段に結合された、第二多重化手段を有する。このOSMは、複数のRACによって伝送された出力信号を、第三制御ベクトルの制御により、複数の第三OSM出力と複数の第二OSM出力とに選択的に増幅かつ伝送するために用いられる。複数の第二増幅器手段は、ISMの場合のように、再構成可能なアナログセルの出力をバッファリングするか、または、第三制御ベクトルの制御により入力信号を制御可能な方法で増幅するか、の何れかのために必要である。

本発明の上記と他の特徴と効果は、添付の図面を参照することにより、本発明の例示的な実施例に関する以下の説明から明らかとなるであろう。

図1は、本発明による再構成可能なアナログセル(RAC)100のブロック図を示す。RAC 100は、入力Inと、出力Outと、制御入力Control_Inとを有する。アナログ入力信号In_Sが入力Inに印加されると、入力信号In_Sを処理することによって得られる信号Out_Vの出力ベクトルが、出力Outを介して伝送される。Out_VとIn_Sとの間の従属関係により、極とゼロとの明確な組を有するRAC 100の伝達関数が決定する。伝達関数が有利分数により表される場合、分母の根は極を表し、かつ分子の根はゼロを表す。RAC100は、さらに、第一端子(a)と、第二端子(b)と、複数のスイッチSWとを各々有する複数のアドミタンスy_abを有し、これらのスイッチの各々は、第一スイッチ端子SW1と、第二スイッチ端子SW2と、制御端子(CS_RAC)とを有する。これらのスイッチの各々は、第一スイッチ端子に存在する信号が第二スイッチ端子SW2にも存在するように、第一スイッチ端子SW1が第二スイッチ端子に結合されたオン状態を有する。これらのスイッチの各々は、スイッチ入力端子SW1がスイッチ出力端子SW2に結合されていないオフ状態も有する。複数のスイッチのこれら2つの状態は、制御入力Control_Inを介して受信される、HIGH状態つまり論理1と、LOW状態つまり論理0とを有する2進信号により制御される。2進信号のこれらの状態の一方により任意のスイッチのオン状態が決まり、他方の状態により任意のスイッチのオフ状態が決まる。例えば、論理1によりオン状態が決まる場合、論理0によりオフ状態が決まり、かつこれとは逆に、論理0によりオン状態が決まる場合、論理1によりオフ状態が決まる。便宜のため、論理スイッチのオン状態は、論理1により決まるものとする。これらの複数のスイッチは、さらに、RAC 100内で異なる結合を作るために、複数の第一スイッチと複数の第二スイッチとを有する。RAC100は、さらに複数の内部ノード(1, 2, 3, 4, 5, 6, 7)を有し、これらの複数のノードの1つは、参照ノードとして指定される。この場合、ノード7を参照ノードとして見なす。アドミタンスy_ab (a)の第一端子の各々は、複数の第一スイッチの第一スイッチ端子SW1に結合され、かつ、アドミタンスy_ab(b)の第二端子(b)の各々は、複数の第二スイッチの第一スイッチ端子に結合される。複数の第一スイッチと第2複数のスイッチとの第二スイッチ端子SW2は、ノード(1, 2, 3, 4, 5, 6, 7)に結合される。図2に示す好ましい一実施例の場合、どのアドミタンスもスイッチに配線接続されるが、このことは、この結合が、光学的手段、無線手段、相互結合手段により実現可能であることを除外しない。

制御ベクトルV_Inを制御入力Control_Inを介して印加した場合、複数の第一スイッチと複数の第二スイッチの一方しかONにならない。このような状況では、どのアドミタンスも、複数のノードから一対のノードに一意に結合されるため、特定の回路が実現する。全ての可能な入力制御ベクトルV_Inからは、どの特定の回路でも極が互いにほぼ同一になるように複数のスイッチを制御するベクトルしか選択されない。換言すると、極がほとんど同じであるにも関わらず、異なるゼロを有する回路しか実現されない。これは、本説明の更なる詳細で分かるように、異なる伝達関数が、複数の同じアドミタンスにより、低域通過、高域通過、バンド通過、バンドリジェクトなどとして実現可能となることを意味する。ここで指摘すべき点は、伝達関数は、極とゼロとを、例えば、一定の増幅率として有することが出来ないことである。これらの場合、入力制御ベクトルV_Inにより、分母が同じ伝達関数を有する異なる回路が決定する。RAC 100は、数学的には、不定アドミタンス行列(IAM)、つまり、その全ての1次小行列式の行列式が互いに等しいことを特徴とする行列を用いたもの、と説明することが出来る。行列の1次小行列式は、初期行列から1つの行と1つの列とを削除することにより得られる、別の行列である。IAMの1次小行列式の行列式により、回路の任意の伝達関数の極が決定する。この状況の場合、IAMの行と列との間の同一の順列により、回路の極が維持されることになる。この説明中に用いた行と列との間の同一の順列とは、2つの行が相互置換され、かつ2つの列も相互置換されることを意味する。2つ以上の同一の順列により、一組の同一の順列が実現される。同一の順列の第一組(P1)は、例えば、ノード2に対応する列をノード1に対応する列と相互置換し、かつ、ノード3に対応する列を参照ノード7に対応する列と相互置換することにより達成される。次に、同じ順列群が、例えば、第2行と第1行および第3行と第7行のような、対応する行に適用される。さらに、上述の方法は、ノード4とノード5およびノード6とノード7に該当する行と列に適用される他の同一の順列の組(P2)に対して適用可能である。セルを特徴付ける上述の初期IAMから開始し、かつ、最初にP1、次にP2を連続的に適用することにより、総数にして12種類の別個のIAMが得られる。

図3は、本発明の他の実施例における、再構成可能なアナログセル100のIAMの可能な12種類の組み合せを全て表している。各IAMの上側の数字と左側の数字は、RAC 100のノードを表す。ノード7を参照ノードとして見なす。どのアドミタンスにも付されている指数は、そのアドミタンスが、その個別のノードに結合されていることを直接示す。例えば、y₃₅は、アドミタンスがノード3とノード5に結合されていることを意味する。なお、y₃₅とy₅₃は、同じアドミタンスを表しているため、同一である。上述した図中のIAM a)は、RAC 100の初期状態を説明している。P1が印加されると、b)に示されているIAMが得られる。次にP2が印加されると、c)のIAMが得られる。以下、同様である。IAM k)にP2が印加された場合、IAM a)が示す回路が得られる。こうして、12種類もの回路を実現することが出来る。ここで指摘すべき点は、1つの状態の同じ順列P1またはP2の組を連続的に適用しても、IAMが変化しないことである。

上述したセル100は、受動アドミタンスしか有していないため、これが受動フィルタの特徴となる。ダイナミック範囲、損失などの多くの理由から、受動フィルタよりも能動フィルタが好ましい。図4に示されている本発明の好ましい一実施例の場合、第一と第二の差電圧制御電圧源(DVCVS)300が用いられる。第一DVCVS 300は、ノード1に結合された第一入力P_Inと、ノード2に結合された第二入力N_Inと、ノード3に結合された第一出力OAとを有する。第二DVCVS 300は、ノード4に結合された第三入力P_Inと、ノード5に結合された第四入力N_Inと、ノード6に結合された第二出力OAとを有する。DVCVS 300は、相対的に非常に高い入力インピーダンスと、相対的に非常に低い出力インピーダンスと、相対的に非常に高い電圧ゲインとを有することを特徴とする。DVCVS 300は、演算増幅器(OA)であることが好ましい。ここで指摘すべき点は、例えば、相互コンダクタンス増幅器を、電流電圧コンバータ、高ゲインな電圧増幅器などの多くの構成に縦続接続させることにより、上述したモデルで得られるのと同じ特徴が得られることである。

DVCVS 300を用いた場合、ネーサンの変換により、以下のようにIAMを単純化することが出来る。
- 第1列と第2列を加算し、かつ、これらの1つを消去する。
- 第4列と第5列を加算し、かつ、これらの1つを消去する。
- 第3行と第6行を消去する。

図5には、ネーサンの変換を実行した後に得られた行列式の組が示されている。図5の場合、行列式によりRAC 100の極が決まることを明確に示すために、参照ノードに対応する行と列は省略されている。これらは、この説明中でさらに詳細に示されるように、RACの任意のノードから伝達関数を決定する際に、直接用いることが出来る。

スイッチの総数は非常に大きくなり得るため、スイッチの数と同じ素子数を有する入力制御ベクトルV_Inを用いることは、非実用的である。この理由により、本発明の好ましい実施例の場合、図7に示す復号器が用いられる。

この復号器は、第一制御ベクトルV_Inが受信される入力を有する。この復号器は、さらに、スイッチSWの状態を制御するための制御信号が伝送される出力を有する。

RAC 100が7個のノードを有し、かつ、前述したP1とP2が連続的に印加されることを考慮すると、総数にして12種類のRAC 100の構成が得られる。この場合、RAC(100)のこの必要事項を網羅する16通りの組み合せが生成可能な、4ビットを有するV_Inベクトルが必要となる。V_Inの各素子をS_i(i = 0…11)として示すと、以下の表が得られる。
表1で、C_jは、スイッチSW_j(j = 1…30)の制御変数を表している。さらに、以下の式が得られる。

式(1)で、論理的な負の変数C_jは、
と表されている。表1から、制御変数の方程式を以下のように導出することが出来る。
ここで指摘すべき点は、任意の状態S_j(j=0…11)に添付された2進符号に応じて、用いられる論理ゲートの総数、チップ内の占有領域、式(2)の何れかの中で用いられている、より小さい数の変数のような異なる基準を用いることにより、論理的表現(2)の最適化が可能となることである。さらに、論理ゲート、多重化装置、多重分離装置、メモリを用いることにより、式(2)の実行が可能となる。

図6には、本発明の一実施例によるRAC 100が示されている。スイッチSW_iは、これらの制御入力K_iのみによって示されており、この場合、変数Ci(i = 1…30)が適用される。スイッチのControl_In入力と制御端子との間の結合は、接触子により実現可能だが、この他、例えば、光学結合、容量結合または誘導結合、熱結合、無線結合などの無接点式の結合により実現することも出来る。ここで指摘すべき点は、状態符号化に応じて、これらの関係の実用的な実施が、最適化可能となることである。なお、式(2)中の「+」は、論理的OR演算を意味する。図が複雑にならないように、OAは図示されていないが、これらが、ノード1, 2, 3, 7と4, 5, 6, 7との間に各々接続されていることに留意しなければならない。

図6には、スイッチK₃₀がONになると、ノード2とノード4との間の直接結合が実現することが示されている。この状態は、2つのOAの、これらの入力ノードの1つと1つとが直接接続された状態に対応する。このような回路の例として、汎用イミタンス・コンバータ(GIC)により実現された周知の能動フィルタがある。この場合、6つの異なる回路しか得ることが出来ず、かつこれらは図8に示されている。

図8に示されている回路の行列式は、以下の通りである。
図8のように実現されたRAC 100の出力をノード4とノード5と見なした場合に得られる全ての可能な伝達関数を、表3に示す。

以下の成分を選択した場合、2次能動フィルタが得られる。
式(4)中、Gはコンダクタンスを表し、Rは抵抗を表し、Cはキャパシタを表し、かつ、sは複素変数である。式(4)の第2式にあるy₁は、キャパシタCと抵抗Rの抵抗器との並列接続により実現される。この場合、表3に示す伝達関数が得られる。

表3から認められる点は、例えば、回路f)において、出力ノードがノード5であると見なした場合、ストップバンドフィルタが実現し、かつ同時に、出力ノードがノード4であると見なした場合、バンド通過フィルタが実現することである。さらに、出力4における低域通過（回路a)、出力5における高域通過（回路b)、出力5における伝送ゼロがないバンド通過（回路c)のような、あらゆる周知のフィルタ伝達関数が実現する。表3中の記号「-」は、入力と出力との間における180゜の位相転移を示す。また、他の素子を選択することにより、他の伝達関数を得ることも出来る。RAC 100の柔軟性を高めるために、アドミタンスを制御することが出来る。これは、電圧、電流、電荷、周波数、光学信号、熱信号、無線信号のような異なる制御信号により制御される、制御可能なアドミタンスを用いることにより達成される。制御信号が周波数であり、かつ、アドミタンスがキャパシタのみの場合、対応するフィルタは、スイッチド・キャパシタ・フィルタとなる。より高い次数のフィルタが必要な場合、制御可能なアドミタンスは、特に重要である。感度という視点から見ると、例えば、より高い次数の伝達が必要な場合、これは、一次と二次の伝達関数の積に区分化される。したがって、これらの関数は、アドミタンスの値により決定する、極とゼロとの異なる組を有するフィルタを、各々実施するRAC 100を縦続接続することにより、容易に実施することが出来る。

図9は、本発明の他の実施例による再構成可能なアナログセル100を有する装置200のブロック図を示す。装置200は、入力選択手段(ISM)210と出力選択手段(OSM)220とに結合された複数のRAC 100を有する。ISMは、ISM 210の第二制御入力C_ISMに印加される第二入力制御ベクトルV_ISMにより制御される。OSM220は、OSM(220)の第三制御入力C_OSMに印加される第三制御ベクトルV_OSMにより制御される。ISM210は、さらに、複数の第一ISM入力I1と複数の第二ISM出力O1とを有する。ISM210は、第二入力制御ベクトルV_ISMの制御により、複数の第一ISM入力I1で受信された信号の入力ベクトルを複数の第二ISM出力O1に選択的に切り換え、これらの信号を複数のRAC 100の入力Inに伝送する。

OSM 220は、複数の第一OSM入力I2と、複数の第二OSM出力O2と、複数の第三OSM出力O3とを有する。OSM220は、複数のRAC 100により伝送された出力信号Outを有する信号の入力ベクトルを、複数の第二OSM出力O2に選択的に切り換える。OSM 220は、複数の第二出力O2を介して汎用出力信号G_OUTを伝送し、かつ、複数の第三出力O3を介してベクトルF_Vを伝送する。このベクトルF_Vは、さらに、第三制御ベクトルV_OSMの制御により、複数の第一ISM入力I1に伝送される。

より高い次数の伝達関数が必要な場合、複数の第三OSM出力O3は、複数の第一ISM入力I1にフィードバック信号を伝送する。これ以外の場合、第二OSM出力O2を介して伝送された信号は、この装置の出力G_OUTに伝送されるように選択される。

図10は、本発明の一実施例による入力選択手段(ISM)210を表す。ISM 210は、第一制御可能な増幅器手段B_ISMに結合された第一多重化手段211を有する。第一制御可能な増幅器手段B_ISMは、第一増幅器入力BISM_Inと、第一増幅器出力BISM_Outと、第一増幅器制御入力CB_ISMとを有する。複数の第一ISM入力I1で受信された入力信号は、第二制御ベクトルV_ISMの制御により、複数の第一出力O1に切り換えられる。この信号は、最初に、多重化手段を通過し、かつ次いで、第一制御可能な増幅器手段B_ISMにより処理される。第一制御可能な増幅器手段B_ISMには、例えば、信号チェインによる損失を補償するために、制御された方法で入力信号を増幅すること、入力信号をRAC 100の入力に適合化することなどの多様な役割がある。第一制御可能な増幅器手段B_ISMの全体的な増幅率は、第一増幅器制御入力CB_ISMに印加される制御信号により制御される。この制御は、電気的、光学的、および熱的に実現され、電圧、電流、電荷、温度、光学波、電波、クロックが制御信号である。

図11は、本発明の他の実施例による出力選択手段220を示す。OSM 220は、第二制御可能な増幅器手段B_OSMに結合された第二多重化手段221を有する。第二制御可能な増幅器手段B_OSMは、第二増幅器入力BOSM_INと、第二増幅器出力BOSM_OUTと、第二増幅器制御入力CB_OSMとを有する。OSM220は、第三制御ベクトルV_OSMの制御により、複数のRAC 100から受信した出力信号Out_Vを制御可能な方法で増幅し、かつ、複数の第二OSM出力O2と複数の第三OSM出力O3とに選択的に伝送する。より高い次数のフィルタを実現する必要がある場合、伝達関数全体が、一次と二次の中間フィルタの積として因数分解される。次に、これらの中間フィルタの各々は、RAC 100内で実施され、中間フィルタの出力信号は、複数の第三OSM出力O3に結合され、かつ、複数の第一ISM入力I1に戻される。最後のフィルタの出力は、複数の第二OSM出力O2を介して導かれ、処理された信号はG_Out端子に伝送される。

本発明の保護範囲は、本願明細書に説明した実施例に限定されないことに注目されたい。本発明の保護範囲は、請求項の参照番号により限定されることもない。「有する」という語は、請求項で言及されている以外の部分を除外しない。ある要素の前の「1つの」という語は、これらの要素が複数あることを除外しない。本発明の部分を形成している手段は、専用のハードウエアの形態、または、プログラムされた多目的プロセッサの形態の両方により実施可能である。本発明は、各新たな特徴または特徴の組み合せに帰属する。

本発明による再構成可能なアナログセルのブロック図を表す。任意のアドミタンスと、本発明の一実施例による第一と第二の複数のスイッチとの間の結合を表す。本発明の他の実施例における、再構成可能なアナログセルの不定アドミタンス行列の全ての可能な組み合せを表す。本発明の一実施例による差分電圧制御電圧源を表す。本発明の他の実施例において、ネーサンの変換が実行された場合の行列式の組を表す。本発明の一実施例における再構成可能なアナログセルを表す。本発明の他の実施例における復号器手段を表す。本発明の実施例における、汎用イミタンス・コンバータより実現される再構成可能なアナログセルを表す。本発明の他の実施例による再構成可能なアナログセルを有する装置のブロック図を表す。本発明の一実施例による入力選択手段を表す。本発明の他の実施例における出力選択手段を表す。

符号の説明

1…内部ノード
2…内部ノード
3…内部ノード
4…内部ノード
5…内部ノード
6…内部ノード
7…内部ノード
100…再構成可能なアナログセル(RAC)
200…再構成可能なアナログセル100を有する装置
210…ISM
220…OSM
300…差電圧制御電圧源
C_ISM…第二制御入力
Control_In…第一制御入力
CS_RAC…制御端子
In_S…入力信号
N_In…第二入力
Out_V…一組の極を有するベクトル
P_In…第一入力
SW1…第一スイッチ端子
SW2…第二スイッチ端子
V_In…入力制御ベクトル
V_ISM…第二入力制御ベクトル
V_OSM…第三制御ベクトル
y_ab…アドミタンス

Claims

入力と、
出力と、
第一制御入力と、
を有する、
前記入力に印加された入力信号から、複数の伝達関数の少なくとも1つの結果である少なくとも一つの信号を備える、一組の極を有するベクトルを、前記出力に生成するための、再構成可能なアナログセルであって、
さらに、
- 複数のアドミタンスであって、それらの各々が第一端子と第二端子とを有する複数のアドミタンスと、
- 複数のスイッチであって、それらの各々が第一スイッチ端子と第二スイッチ端子とを有する複数のスイッチであって、
各スイッチが、前記第一スイッチ端子と前記第二スイッチ端子とが共に接続されたオン状態と、前記スイッチ端子が互いに接続されていないオフ状態とを有し、
各スイッチが、さらに、前記第一制御入力を介して受信された2進信号により任意のスイッチの状態を制御するための制御端子を有し、
複数の第一スイッチと複数の第二スイッチとを有する、
複数のスイッチと、
- 複数のノードであって、それらの1つが参照ノードとして指定されている、複数のノードと、
を有する、再構成可能なアナログセルにおいて、
- 前記アドミタンスの前記第一端子の各々が、前記複数の第一スイッチの前記第一端子に結合され、
- 前記アドミタンスの前記第二端子の各々が、前記複数の第二スイッチの前記第二端子に結合され、
- 前記複数の第一スイッチの前記第二スイッチ端子の1つと、前記複数の第二スイッチの前記第二スイッチ端子の1つとが各々、前記複数のノードの少なくとも1つのノードに結合され、
制御ベクトルが前記第一制御入力を介して印加されると、どの複数のスイッチからも１つのスイッチしかONにならないように前記装置が構成されていることにより、前記再構成可能なアナログセルの複数の可能な状態の特定の状態が実現し、前記状態の各々により当該極の組を有する伝達関数が定まる、
ことを特徴とする、再構成可能なアナログセル。
前記再構成可能なアナログセルの当該特定状態の、前記複数の第一スイッチの前記制御入力と、前記複数の第二スイッチの前記制御入力とに印加される前記制御ベクトルの変化により、
- 当該特定状態の第一ノードに接続された前記アドミタンスが、第二ノードに、かつ相互に接続され、
- 当該特定状態の第三ノードに接続された前記アドミタンスが、前記参照ノードに、かつ相互に接続された、
前記再構成可能なアナログセルの第二状態、または、
- 当該特定状態の第四ノードに接続された前記アドミタンスが、第五ノードに、かつ相互に接続され、
- 当該特定状態の第七ノードに接続された前記アドミタンスが、前記参照ノードに、かつ相互に接続された、
前記再構成可能なアナログセルの第三状態、
の何れかが生成されることを特徴とする、請求項1に記載の再構成可能なアナログセル。
前記再構成可能なアナログセルが、さらに、
前記スイッチの前記状態を制御するために、前記第一制御入力に印加された前記第一制御ベクトルに応じて復号器出力ベクトルを前記復号器出力に生成するための、
前記第一制御入力に結合された復号器入力と、
前記スイッチの前記制御端子に結合された復号器出力と、
を有する復号器手段、
を有する、請求項1に記載の再構成可能なアナログセル。
第一ノードが、第一差電圧制御源の第一入力端子に結合され、
第二ノードが、前記第一差電圧制御源の第二入力端子に結合され、
第四ノードが、第二差電圧制御源の第三入力端子に結合され、
第五ノードが、前記第二差電圧制御源の第四入力端子に結合され、
第三ノードが、前記第一差電圧制御源の第一出力端子に結合され、かつ、
第七ノードが、前記第二差電圧制御源の第二出力端子に結合される、
ことを特徴とする、請求項1に記載の再構成可能なアナログのセル。
前記差電圧制御源が演算増幅器である、請求項4に記載の再構成可能なアナログセル。
前記入力された制御ベクトルを格納するための第一メモリ手段をさらに有する、請求項1に記載の再構成可能なアナログセル。
前記アドミタンスの値が制御可能である、請求項1に記載の再構成可能なアナログセル。
- 入力選択手段と、出力選択手段と、
に結合された請求項1〜7の何れかに記載の複数の再構成可能なアナログセルを有する装置であって、
前記入力選択手段が、前記入力選択手段の第二制御入力に印加された第二入力制御ベクトルにより制御され、かつ、前記出力選択手段が、前記出力選択手段の第三制御入力に印加された第三制御ベクトルにより制御され、
- 前記入力選択手段が、さらに、複数の第一入力選択手段入力と複数の第二入力選択手段出力とを有し、前記複数の第一入力選択手段入力で受信された信号の入力ベクトルを、前記第二入力制御ベクトルの制御によって、前記複数の第二入力選択手段出力に選択的に切り換えることにより、これらの信号を前記複数の再構成可能なアナログセルの前記入力に伝送し、
- 前記出力選択手段が、
複数の第一出力選択手段入力と、複数の第二出力選択手段出力と、複数の第三出力選択手段出力とを有し、前記複数の再構成可能なアナログセルにより生成された前記出力信号を有する信号の入力ベクトルを、前記第三制御ベクトルの制御によって、汎用出力信号を伝送するための前記複数の第二出力選択手段出力と、ベクトルを前記複数の第一入力選択手段入力に伝送するための前記複数の第三出力選択手段出力と、に選択的に切り換える、
装置。
前記入力選択手段が、さらに、
第一増幅器入力と、
第一増幅器出力と、
第一増幅器制御入力と、
を有する第一制御可能な増幅器手段に結合された第一多重化手段を有することにより、
前記複数の第一入力で受信された信号の前記入力ベクトルを、前記第二制御ベクトルの制御によって、前記第一制御可能な増幅器手段を介して、前記複数の第二入力選択手段出力に選択的に増幅かつ伝送する、
請求項8に記載の装置。
前記出力選択手段が、さらに、
前記複数の再構成可能なアナログセルにより伝送された前記出力信号を、前記第三制御ベクトルの制御によって、前記複数の第三出力選択手段出力と前記複数の第二出力選択手段出力とに選択的に増幅かつ伝送するための、
第二増幅器入力と、
第二増幅器出力と、
第二増幅器制御入力と、
を有する第二制御可能な増幅器手段に結合された第二多重化手段を有する、
請求項8に記載の装置。
前記入力選択手段制御入力と前記出力選択手段制御入力とが、2進ベクトルを受信するように構成されていることを特徴とする、請求項8に記載の装置。
前記第二入力制御ベクトルと前記第三制御ベクトルとを格納するための第二メモリ手段をさらに有する、請求項8に記載の装置。
単一のチップ上に集積化された、請求項8に記載の装置。