KR20030036851A - 통신 시스템 방법 및 장치 - Google Patents

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KR20030036851A KR10-2003-7004501A KR20037004501A KR20030036851A KR 20030036851 A KR20030036851 A KR 20030036851A KR 20037004501 A KR20037004501 A KR 20037004501A KR 20030036851 A KR20030036851 A KR 20030036851A
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니콜라이 슐레겔
제임스 와이. 허트
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콸콤 인코포레이티드
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Abstract

본 발명은 통신 시스템내에서 신호를 효율적으로 처리하기 위한 방법 및 장치를 제공하는 것이다. 전송을 위한 신호의 처리는 인코딩율 1/R로 데이터 블록을 인코딩하는 것을 포함한다. 인코딩은 데이터 블록내 매 데이터 비트마다 R개의 데이터 심볼을 생성한다. RAM 블록(299, 600)은 다수의 RAM 블록으로 분할되고 다수의 RAM 블록으로부터 데이터 심볼을 동시 판독을 가능케 하여 동상 및 4위상 데이터 심볼이 동시에 생성되도록 한다. 적어도 두 개의 스크램블러(306, 307)는 동상 및 4위상 데이터 심볼을 동시에 스크램블링하는데 사용된다. 스크램블러가 뒤따르는 왈시 커버링/합산 블록(700)은 효율적인 통신 시스템에 대한 조합된 전송을 위한 신호의 왈시 커버링 및 합산을 제공한다.

Description

통신 시스템 방법 및 장치 {COMMUNICATION SYSTEM METHOD AND APPARATUS}
송신기로부터의 전송용 신호에 대한 효율적인 처리는 코드분할 다중접속(CDMA) 통신 시스템과 같은 통신 시스템에서 성능 강화에 이어 추구되는 것중 하나이다. 이러한 CDMA 통신 시스템중 여럿이 공지되어 있다. 시스템중 하나는 TIA/EIA-95 표준, 일반적으로 IS-95로 알려진 표준에 기초하여 동작하는 CDMA 통신 시스템이고, 여기서는 참조로서 인용된다. IS-95 표준은 순방향 채널과 같은 전송 채널의 구조에 대한 설명 및 동작시 필요조건을 제시한다. 순방향 채널은 기지국으로부터 하나 이상의 이동국으로 지향된다. 일반적으로, IS-95 표준에 따른 순방향 채널의 구조는 이진 위상 편이 변조(BPSK) 데이터 변조 및 이진 의사 잡음(PN) 확산을 사용할 것을 필요로 한다. 채널 인코딩 이후 데이터 비트는 BPSK 변조기를 통해 변조되고, 이진 PN 확산/변조기는 한번에 하나의 심볼을 입력함으로써 BPSK 변조된 데이터 심볼을 확산시킨다. 이 경우, 이진 PN 확산은 동상(in-phase) 및 4위상 변조에 필요한 두 개의 경로를 포함한다. 각각의 경로의 결과가반송파 변조를 겪는다. 각각의 경로로부터의 반송파 변조된 신호를 합산한 이후, 합산된 결과가 안테나 시스템으로부터 전송을 위해 증폭된다. IS-95 순방향 구조에 대한 특정 요구조건은 IS-95 표준의 섹션 7에서 설명된다.
여기서는 참조로서 통합되며 일반적으로 IS-2000 표준으로 알려진 TIA/EIA/IS-2000에 따라 규정되고 동작하는 통신 시스템은 순방향 채널 표준 또한 포함한다. IS-2000 순방향 채널 구조는 표준의 섹션 3에 규정되어 있다. IS-2000 시스템은 IS-95 시스템과 역방향으로 호환가능하다. 순방향 채널에서, IS-95 호환성에 대한 BPSK 변조의 필요조건에 부가하여, IS-2000 시스템은 데이터 심볼의 QPSK 사전-확산을 필요로 한다. QPSK 확산/변조를 위해, 변조기의 입력 섹션은 동시에 두 개의 데이터 심볼을 필요로 한다 즉, 동상 및 4위상 데이터 심볼을 필요로 한다.
이러한 시스템에서, 처리 시간을 절약하고 비용을 감소시키기 위해 효율적인 신호 처리가 필요하다. 추가로, CDMA 통신 시스템에서 순방향 채널 신호를 전송하기 위해 전송기에서 데이터 심볼의 효율적인 처리를 위한 방법 및 장치가 더욱 필요하다.
본 발명은 통신 분야에 관한 것이다. 특히, 본 발명은 전송 신호의 고속 처리를 위한 코드분할 다중접속 통신 시스템에서의 새롭고 개선된 방법 및 장치에 관한 것이다.
도 1은 통신 시스템 송신기내 여러 처리 블록을 도시한다.
도 2는 통신 시스템의 송신의 인터리빙 동작을 위한 분할된 RAM 구조를 도시한다.
도 3은 적어도 두 개의 스크램블러를 포함하는 통신 시스템 송신기내 여러 처리 블록을 도시한다.
도 4는 통신 시스템의 일반적인 블록도를 도시한다.
도 5는 월시 커버링, 합산, PN 확산 및 송신기의 반송파 변조 블록을 도시한다.
도 6은 통신 시스템의 송신기내 여러 채널의 인터리빙 동작을 위해 분할된 RAM 구조를 도시한다.
도 7은 송신기내 여러 채널을 위한 스크램블링, 월시 커버링 및 합산 블록을 도시한다.
본 발명은 통신 시스템에서 효율적인 신호 처리를 위한 방법 및 장치에 관한 것이다. 동상 및 4위상 데이터 심볼은 효율적인 신호 처리를 용이하게 하기 위해 인코딩 처리 이후 생성된다. RAM 구조의 분할은 동상 및 4위상 데이터 심볼의 동시 생성을 용이하게 한다. 적어도 두 개의 스크램블러가 동상 및 4위상 데이터 심볼을 동시에 수신하여 스크램블하는데 사용된다. 월시 커버링/합산 블록은 통신 시스템으로부터 조합된 전송을 위해 신호에 대한 효율적인 월시 커버링 및 합산을 제공한다.
개시된 실시예의 특징, 목적 및 장점은 유사 참조부호가 전체적으로 상응하게 판별되는 도면과 관련하여 이하에서 상세한 설명으로부터 명확해질 것이다.
통신 시스템에서 효율적인 신호 처리를 위한 새롭고 개선된 방법 및 장치가개시된다. 여기서 설명된 예시적인 실시예는 디지털 셀룰러 전화 시스템과 관련하여 설명된다. 이러한 사용이 바람직하지만, 다른 실시예들은 여러 환경 또는 구성으로 결합될 수 있다. 일반적으로 여기서 설명된 여러 시스템은 소프트웨어-제어 프로세서, 집적회로 또는 이산 논리를 사용하여 형성된다. 적용분야에 따라 지칭되는 데이터, 지시, 명령, 정보, 신호, 심볼 및 칩은 바람직하게는 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 조합에 의해 표현될 수 있다. 추가로, 각각의 블록도에 도시된 블록은 하드웨어 또는 방법 단계를 나타낸다.
도 1을 참조하면, 순방향 채널 구조(100)의 간단한 블록도가 도시된다. 순방향 채널 구조(100)는 IS-2000 표준에 따라 동작하는 CDMA 시스템에서 사용된다. 채널 데이터 비트는 인코딩된 채널 데이터 심볼을 생성하기 위해 채널 인코더(101)로 입력된다. 채널 인코더(101)내 기능은 프레임 품질 비트를 추가하며, 컨볼루션 및/또는 터보 인터리버(102)를 수행하는 것을 포함한다. 채널 인코더(101)는 인터리빙 기능을 위해 블록 인터리버(102)로 채널 인코딩된 심볼을 전달한다. 인터리빙된 데이터 심볼은 각각의 채널내 데이터 심볼이 긴 코드 마스크로 스크램블되는 긴 코드 스크램블링/변조기 블록(103)으로 입력된다. 전력 제어 심볼 펀처링과 같은 다른 기능 또한 긴 코드 스크램블링/변조기 블록(103)에서 발생한다. 디멀티플렉서(104)는 QPSK PN 스프레딩을 위해 데이터 심볼을 생성하도록 긴 코드 스램블링/변조기 블록(103)의 출력을 디멀티플렉싱한다. QPSK PN 스프레딩이 사용되기 때문에, 두 개의 데이터 심볼은 디멀티플렉서(104)로부터 각각의 클록 사이클과 동시에 출력된다. QPSK 스프레딩 블록(105)은 안테나 시스템(도시 안됨)으로부터의 후속하는 증폭 및 전송을 위한 입력 데이터 심볼을 변조하고 스프레드한다.
QPSK 스프레딩 블록(105)은 매 클록 사이클마다 자신의 입력에서 적어도 두 개의 데이터 심볼을 동작시킨다. 인터리버(102) 및 긴 코드 스크램블링/변조기 블록(103)은 클록 사이클마다 하나의 데이터 심볼을 출력한다. 결과적으로, 디멀티플렉서(104)는 매 클록 사이클마다 두 개의 데이터 심볼을 출력하기 위해 데이터 심볼을 축적할 필요가 있다. 이와 같이, "병목현상"을 처리하는 것은 전송을 위한 순방향 채널 신호의 비효율적인 처리를 초래하는 QPSK 스프레딩 블록(105)의 입력에서 발생된다.
도 2를 참조하면, 통신 시스템에서의 전송을 위한 데이터 블록(201)은 인코딩율 1/R로 인코딩된다. 인코딩은 상술된 바와 같이 채널 인코더(101)에 의해 수행된다. 인코딩율은 _, _, 또는 다른 인코딩율일 수 있다. 인코딩 이후, R개의 데이터 심벌이 인코딩된 데이터 비트마다 생성된다. 결과적으로, R개의 데이터 블록이 생성된다. _,율의 인코딩의 경우, 두 개의 데이터 블록이 인코더의 출력에서 생성된다. 채널 구조는 또한 블록 인터리버(102)와 같은 블록 인터리버를 포함할 수 있다. 블록 인터리버는 두 개의 데이터 블록을 수신하고 _율의 인코딩율의 경우 4개의 데이터 블록을 수신한다. 블록 인터리버(102)는 각각의 데이터 블록을 입력하고, 데이터를 RAM 블록으로 기입하는 동안 인터리빙 기능에 따라 데이터 블록내 데이터 심볼의 위치를 재정렬하며, RAM 블록으로부터 재정렬된 데이터 블록을 출력한다.
블록 인터리버(102)내에서 효율적인 데이터 심볼 처리를 위해, RAM 블록은 두 개의 RAM 블록(202, 203)으로 분할된다. 수신된 데이터 블록의 데이터 심볼은 RAM 블록(202, 203)의 블록내로 기입된다. 데이터 심볼 및 RAM 블록(202, 203)내 각각의 위치에 대한 기입 순서는 사전설정 인터리빙 기능에 따른다. 예시적인 인터리빙 기능은 IS-2000 또는 IS-95 표준이다. 인터리빙된 데이터 심볼을 출력하기 위해, 각각의 데이터 블록으로부터의 데이터 심볼은 순차적으로 판독된다. 순차적 판독은 두 개의 RAM 블록(202, 203)의 제 1 RAM 블록에서 시작된다. 순차적 판독은 두 개의 RAM 블록(202, 203)의 제 2 RAM 블록으로 계속한다. 순차적 판독은 두 개의 RAM 블록(202, 203)에서 종료된다. 제 1 및 제 2 RAM 블록은 개별 RAM 블록(202, 203)이다.
기입 및 판독 기능은 제 1 및 제 2 데이터 프레임과 각각 관련된 제 1 및 제 2 데이터 블록에 대해 동시에 수행된다. 기입 기능은 제 1 데이터 프레임과 관련하는 반면 판독은 제 2 데이터 프레임과 관련한다. 제 2 데이터 프레임은 통신 시스템으로부터 전송을 위한 제 1 데이터 프레임에 우선한다. 판독 및 기입 기능은 두 세트의 RAM 블록 각각에서 동시에 발생한다. 각각의 세트는 두 개의 RAM 블록을 포함한다. 제 1 세트(298)는 RAM 블록(202, 203)을 포함하며, 제 2 세트(297)는 RAM 블록(204, 205)를 포함한다. 제 2 세트내 데이터 심볼은 제 1 세트내 데이터 심볼 기입 이전에 기입된다. 두 개의 세트를 유지함으로써, 기입 및 판독 기능이 제 1 및 제 2 세트 사이에서 변경될 수 있다. 이와 같이, 기입 및 판독 기능이 항상 발생한다.
임의의 RAM 블록(202-05)과 같은 각각의 RAM 블록은 적어도 한 쌍의 RAM의 서브블록을 포함하도록 분할된다. RAM의 서브블록은 RAM 블록(202)에 대한 서브블록(212-13), RAM 블록(203)에 대한 서브블록(216-17) 및 RAM 블록(205)에 대한 서브블록(218-19)로서 도시된다. 각 쌍내 RAM의 서브블록중 하나는 동상(in-phase) 데이터 심볼을 저장하고, 다른 것은 4위상(quad-phase) 데이터 심볼을 저장한다. 동상 및 4위상 데이터 심볼은 각각의 서브블록내에 저장된다. 각각의 데이터 심볼의 위치는 인터리빙 기능에 따라 결정된다. 데이터 심볼의 순차적 판독은 RAM의 서브블록을 동시에 판독하는 것을 포함한다. 결과적으로, 각각의 판독 단계에서, 동상 데이터 및 4위상 데이터 심볼은 각각의 클록 사이클에서 동시에 생성된다. 예를 들면, RAM 블록(204)을 참조하면, 판독 기능은 서브블록(216, 217) 사이의 각각의 RAM 위치에서 데이터 비트 판독을 가능케 한다. 동상 및 4위상 데이터 심볼이 각각의 서브블록(216, 217)에 각각 저장되기 때문에, 동상 및 4위상 데이터 심볼은 동시에 판독되고 생성된다.
하나의 클록 사이클에서 동시에 동상 및 4위상 데이터 심볼을 생성하는 것은 자신의 입력에서 동상 데이터 심볼 및 4위상 데이터 심볼을 필요로 하는 QPSK 스프레더에 대해 유익하고 효율적이며, 통신 시스템의 송신기에서 신호 처리 블록의 체인내에 위치한다. 데이터 심볼이 QPSK 스프레더에 대해 한번에 두 개가 처리될 때, 상술된 "병목현상"에 대한 처리는 발생하지 않는다. 결과적으로, 신호의 신호처리는 송신기에서 더욱 효율적으로 수행된다.
도 3을 참조하면, 신호 처리를 위한 송신기(300)의 예시적인 블록도가 도시된다. 송신기(300)는 순방향 채널 CDMA 신호와 같은 CDMA 신호를 전송하는데 적합하다. 송신기(300)는 채널 데이터를 인코딩하기 위한 채널 인코더(301)를 포함한다. 이러한 여러 채널에 대한 인코더의 예가 IS-2000 표준 및 WCDMA 표준과 같은 다른 유사 표준에 규정된다. 채널 인코더(301)는 컨벌루션 인코딩, 터보 인코딩 심볼 가산 및 반복을 수행한다. 입력 데이터 비트는 인코딩된 데이터 심볼을 생성하도록 인코딩된다. 데이터 비트 및 데이터 심볼이라는 용어는 몇몇 관점에서는 상호교환 가능하다. 변조 및 인코딩 설계에 따라 하나의 데이터 심볼은 여러 데이터 비트로 표현된다. 인코딩율에 의존하는 인코더(301)는 매 입력 데이터 비트에 대해 다수의 데이터 심볼을 생성한다. 예를 들면, 인코딩율 _, _, 1/3 및 1/6은 모두 IS-2000 표준에 따라 동작하는 시스템에서 가능하다. 인코딩율 _의 경우, 두 개의 데이터 심볼은 매 입력 데이터 비트에 대해 생성되고, _의 인코딩율의 경우 4개의 데이터 심볼이 생성된다. 이와 같이, 데이터 블록(201)과 같은 데이터 블록이 인코더(301)에 입력될 때, 2개의 데이터 블록이 _의 인코딩율로 인코딩을 위해 생성되고, _의 인코딩율의 인코딩의 경우 4개의 데이터 블록이 생성된다.
인코딩된 데이터 심볼은 데이터 블록 인터리빙에 대해 블록 인터리버(302)를 통과한다. 인터리버의 기본 동작은 당업계에 공지되어 있다. 인터리버(302)에 입력된 데이터 심볼은 인터리버 기능에 따라 재정렬된다. 인터리빙된 데이터 심볼이 출력된다. 송신기(300)내 신호 처리 블록의 체인내 QPSK 스프레더(310)에 대해, 인터리버(302)의 출력에서 하나의 클록 사이클과 동시에 동상 데이터 심볼 및 4위상 데이터 심볼을 생성하는 유익하고 효율적이다. 다수의 데이터 심볼이 동시에처리될 때, 예를 들면, QPSK 스프레더에 대해 동상 데이터 심볼과 4위상 데이터 심볼, "병목현상" 처리는 형성되지 않는다. RAM 블록(202-03 및/또는204-05)에 대해 설명된 처리가 동상 및 4위상 데이터 심볼을 동시에 발생시키는데 사용될 수 있다. 이와 같이, 인터리버는 유사 RAM 구조를 포함한다.
QPSK 스프레딩 이전에, 인코딩된 데이터 심볼은 각각의 채널에 할당된 긴 코드 및/또는 채널의 사용자에 따라 스크램블링될 필요가 있다. 긴 코드 스크램블러의 동작은 공지되어 있고 예를 들면 IS-2000 표준에서 규정된다. 데이터 심볼의 긴 코드 스트램블링은 긴 코드를 발생하는 것을 포함한다. 긴 코드 발생기(303)는 긴 코드 발생을 수행한데 필요하다. 블록 인터리버(302)가 동상 및 4위상 데이터 심볼을 동시에 생성하기 때문에, 긴 코드 발생기(303)는 두 개의 긴 코드 비트 스트림(304, 305)을 동시에 발생시킨다. 긴 코드 스트림(304)은 I-스크램블러(306)내에서 동상 데이터 심볼을 스크램블링하는데 사용되고, 긴 코드 스트림(305)은 Q-스크램블러(307)내에서 4위상 데이터 심볼을 스크램블링하는데 사용된다. 동상 및 4위상 데이터 심볼은 스크램블링된 동상 및 4위상 데이터 심볼(311, 312)을 각각 생성하기 위해 데이터 스크램블링 동작에 대해 I-스크램블러(306) 및 Q-스크램블러(307)로 각각 통과된다.
I 및 Q 스크램블링 동작 사이의 차이는 스크램블링 동작에 사용되는 긴 코드 스트림에 있다. 긴 코드 스트림(304, 305)은 다른 탭 출력으로 긴 코드 발생기(303)에 의해 발생된다. I 마스크 및 Q 마스크는 각각 긴 코드 스트림(304, 305)을 발생시키는데 사용된다. 긴 코드 스트림(305)은 마스크가 사용됨에 따라고정 또는 가변하는 수의 코드로 긴 코드 스트림(304)에 의해 우선한다. 예를 들면, 긴 코드 스트림(304)은 64개의 코드 심볼에 의해 긴 코드 스트림(305)에 우선한다. 긴 코드 발생기(303)는 코드 심볼 스트림으로 구성된 긴 코드를 내부적으로 발생시킨다. 코드 심볼의 스트림은 두 개의 다른 위치 예를 들면, 64개의 심볼이 분리된 위치에서 탭핑되어 긴 코드 스트림(304, 305)을 생성한다. 동상 데이터 심볼은 긴 코드 스트림(304)을 통해 I-스크램블러(306)에서 스크램블링되고, 4위상 데이터 심볼은 긴 코드 스트림(305)을 통해 Q-스크램블러(307)에서 스크램블링된다. 스크램블링된 동상 및 4위상 데이터 심볼(311, 312)은 동시에 생성된다. 스크램블링된 동상 및 4위상 데이터 심볼은 QPSK 스프레딩 설계에 따라 스프레딩되도록 QPSK 스프레더(310)를 동시에 통과한다. 이와 같이, 송신기(300)내 전송을 위한 신호 처리가 효율적으로 수행된다.
스프레더(310)내 동작은 QPSK 스프레딩 이전의 왈시 커버 동작을 포함한다. 각각의 사용자 또는 채널은 유일 왈시 커버를 포함한다. 왈시 커버의 동작은 공지되어 있고, 하나 이상의 예가 IS-2000 표준으로 규정되어 있다. QPSK 스프레딩 이후, 생성된 신호는 통신 시스템으로부터의 전송을 위해 스프레드 스펙트럼 신호(313)를 생성하도록 반송파 변조를 겪는다.
더욱이, 전송 신호의 효율적인 처리는 하나의 프레임에 대한 데이터가 인터리버 블록(302)에서 기입되는 동안 다른 프레임에 대해 데이터 심볼이 판독될 때 개선된다. 하나의 데이터 프레임에 대한 데이터 심볼 판독 및 다른 데이터 프레임에 대한 데이터 심볼 기입을 용이하게 하기 위해, 블록 인터리버(302)는 도 2에 도시된 RAM(299) 블록을 포함한다. RAM 블록(299)은 두 세트의 RAM 블록(297, 298)으로 분할된다. 각각의 세트는 두 개의 RAM 블록을 포함한다. RAM 세트(298)의 경우, RAM 블록(202, 203)이 도시되고, 세트(297)의 경우 RAM 블록(204, 205)이 도시된다. RAM 블록(202-05)은 큰 RAM 블록(299)의 일부로서 고려된다. 데이터의 제 1 프레임의 데이터 심볼을 기입하기 위해, 데이터 심볼은 두 세트의 RAM(297, 298)중 제 1 세트에 기입된다. 기입은 사전설정 인터리빙 기능에 따른다. 데이터의 제 2 프레임의 데이터 심볼을 판독하기 위해, 데이터 심볼은 두 세트의 블록(297, 298)중 제 2 세트로부터 순차적으로 판독된다. 제 1 세트는 한번은 세트(298)이고 다음에는 세트(297)이다. 유사하게, 제 2 세트는 한번은 세트(297)이고, 다음에는 세트(298)이다. 이와 같이, 데이터는 하나의 세트에서 기입되는 동안, 데이터는 다른 세트로부터 판독된다.
판독 동작은 각각의 RAM 위치에서 순차적으로 수행된다. 예를 들면, RAM 세트(297)에서, 순차적 판독은 제 1 RAM 블록 예를 들면 두 개의 RAM 블록(204, 205)중 RAM 블록(204)에서 시작되고, 예를 들면 두 개의 RAM 블록(204, 205)중 제 2 RAM 블록으로 계속된다. 순차적 판독은 RAM 세트(297)의 두 개의 RAM 블록(204, 205)중 제 2 RAM 블록(205)에서 종료된다. RAM 블록(299)에서, 각각의 RAM 블록은 동상 데이터 심볼 및 4위상 데이터 심볼을 저장하기 위해 적어도 두 개의 RAM 서브블록으로 분할된다. 각각의 판독 단계에서, 두 개의 데이터 심볼이 판독되며, 하나는 동상이고 다른 하나는 4위상이다. 두 개의 RAM 서브블록은 각각의 순차적 판독 단계에서 동시에 판독되어, 동상 데이터 심볼 및 4위상 데이터 심볼을 동시에생성한다. 동상 데이터 심볼 및 4위상 데이터 심볼은 각각 I-스크램블러(306) 및 Q-스크램블러(307)에 각각 동시에 입력되어, 전송 신호의 처리 효율을 개선한다.
RAM 구조(299)는 간략함을 위해 도시되지 않았지만 RAM 블록의 두 세트(297, 298)중 제 1세트에 데이터 심볼을 기입하기 위한 기입 포인터를 포함한다. RAM 구조의 관점에서의 기입 포인터의 동작은 당업계에 공지되어 있다. 기입 포인터는 블록 인터리버(302)에서 사용된 사정설정 인터리빙 기능에 따라 입력 데이터 심볼을 기입하도록 프로그램된다. 추가로, RAM 구조(299)는 데이터 비트를 순차적으로 판독하기 위한 판독 포인터를 포함한다. 만일 예를 들어, 판독 동작은 세트(297)에 대해 발생하고, 판독 포인터는 RAM 블록(204)에서 순차적 판독을 시작하며 RAM 블록(205)에서 계속된다. 판독 포인터는 RAM(205)에서 판독 데이터 심볼을 종료한다. 두 개의 RAM 세트(297, 298)의 블록내 각각의 RAM 블록은 적어도 두 개의 RAM 서브블록을 포함한다. 기입 포인터를 통해, 두 개의 RAM 서브블록중 하나는 동상 데이터 심볼을 저장하고, 다른 하나는 4위상 데이터 심볼을 저장한다. 판독 포인터를 통해, 두 개의 RAM 서브블록은 동상 데이터 심볼 및 4위상 데이터 심볼을 동시에 생성하기 위해 각각의 순차적 판독에서 동시에 판독된다.
도 4를 참조하면, 예시적인 통신 시스템(400)의 블록도가 도시된다. 통신 시스템(400)은 지상 네트워크(401)에 접속된 기지국(410)을 포함한다. 지상 네트워크(401)는 지상 전화 접속 및 데이터 네트워크 접속과 같은 지상 접속을 통신 시스템(400)의 사용자에게 제공한다. 기지국(410)은 다른 기지국(간략함을 위해 미도시)에 접속된다. 통신 시스템(400)의 무선 사용자는 이동국(451-53)과 같은 다수이 이동국이다. 비록 3개의 이동국만이 도시되었지만, 임의의 수의 이동국이 통신 시스템(400)에서 시스템 커패시티에 따라 가능하다. 이동국은 음성 정보 및 데이터 정보와 같은 정보를 수신 및 전송하기 위해 기지국(410)과 통신 링크를 유지한다. 기지국(410)과 각각의 이동국 사이의 통신 링크는 기지국으로부터 이동국으로의 순방향 링크 및 각각의 이동국으로부터 기지국으로의 역방향 링크를 포함한다. 여러 구성의 역방향 및 순방향 링크가 IS-95, IS-2000 및 W-CDMA 표준에서 규정되어 있다. 기지국(410)은 순방향 링크 신호의 전송을 위해 송신기(300)를 통합한다.
순방향 링크에서, 채널 데이터 비트는 채널 인코더(301)로 전달된다. 채널 데이터는 지상 네트워크(401) 또는 다른 가능한 소스에 의해 발생된다. 하나 이상의 수신지 사용자에 대해 채널 데이터가 발생되고 채널 인코더(301)로 전달된다. 인코딩된 데이터 심볼은 인터리빙 기능에 따라 각각의 채널에 대해 데이터 심볼을 인터리빙하는 블록 인터리버(302)로 전달된다. 채널 인코더(301)가 하나 이상의 채널에 대해 채널 데이터 비트를 인코딩하기 때문에, 블록 인터리버(302)는 순방향 링크 통신에서 하나의 이상의 채널과 관련된 인코딩된 데이터 심볼을 수신한다. 인터리빙된 데이터 심볼은 상술된 긴 코드 스크램블링 동작을 겪는다. 각각의 채널은 긴 코드에 할당된다. 각각의 채널에 대한 인터리빙된 데이터 심볼은 순방향 링크로 관련된 긴 스크램블링 동작을 겪는다. 각각의 채널에 대해 긴 스크램블링된 데이터 심볼은 조합된 순방향 링크 신호를 형성하기 위해 QPSK 스프레딩(310)으로 전달된다. 특히, 여러 상술된 실시예의 장점은 순방향 링크의 적용시 명백해진다. 이와 같이, 블록 인터리버(320)는 여러 순방향 링크 채널이 순방향 링크 신호와 조합될 때 순방향 링크 방향으로 신호의 효율적인 처리를 위한 여러 실시예에 따라 구성된다.
도 5를 참조하면, QPSK 스프레더(310)의 블록도가 도시된다. QPSK 스프레더(310)의 동작은 커버리지 영역내에서 기지국(410)으로부터 이동국으로의 증폭 및 전송을 위한 신호(313)를 생성하기 위해 왈시 커버 동작, 각각의 순방향 링크 채널의 신호를 합산하기 위한 합산 동작, 복소 곱셈 동작, 기저대역 필터링 동작 및 반송파 변조 동작을 포함한다. QPSK 스프레더(310)는 여러 구성으로 몇몇 동작을 포함한다. 일반적으로 왈시 코드가 순방향 링크 방향으로 각각의 채널에 할당된다. 긴 코드 스크램블링 이후, 생성된 I 및 Q 신호는 왈시 커버 동작을 겪는다. 채널을 위한 왈시 커버 동작은 왈시 커버 블록(510)내에 도시된다. 블록(510)내 왈시 커버 동작은 왈시 커버링된 I 및 Q 신호(506, 507)를 생성하기 위해 할당된 왈시 기능에 의해 입력 I 및 Q 신호(311, 312)를 곱하는 것을 포함한다.
만일 순방향 링크에 대해 다른 채널이 조합된다면, 다른 채널의 I 및 Q 신호(541, 542)은 각각의 왈시 코드에 의해 커버링된 이후, 왈시 커버 블럭(510)에서의 왈시 커버 동작과 같이, 합산 블록(543, 544)으로 입력된다. 왈시 커버 동작 이전에, I 신호(541)와 Q 신호(542)가 인코딩 및 블록 인터리빙 동작을 겪고, I 신호(311)와 Q 신호(312)에 대해 도시된 긴 코드 스크램블링 동작과 유사한 긴 코드 스크램블링 동작을 겪는다. 왈시 커버 동작 이후, I 신호(506, 541)가 합산블록(543)에서 합산되고, Q 신호(507, 542)가 합산 블록(544)에서 합산된다. 결과는 조합된 I-신호(545) 및 조합된 Q-신호(546)이다.
QPSK 스프레더(310)의 다음 동작은 PNI 시퀀스(547) 및 PNQ 시퀀스(548)를 통해 복소 곱셈기 동작(570)을 포함한다. PNI 및 PNQ 시퀀스(547, 548)는 I 및 Q 채널 PN 시퀀스이다. 조합된 I 및 Q 신호(545, 546)는 PNI 및 PNQ 시퀀스(547, 548)에 의해 곱된 복소수이다. 복소 곱셈기 동작(570)은 I 및 Q 신호(571, 572)를 생성하기 위해 신호(545, 546)를 스프레딩하는 것을 포함한다. 기저대역 필터(573, 574)가 I 및 Q 신호(571, 572)를 필터링하기 위해 사용된다. 필터링 이후 I 및 Q 신호(571, 572)를 반송파 변조하기 위해, 곱셈기(575, 576)가 사용된다. 생성된 신호는 조합기(577)내에서 조합되어 조합된 신호(313)를 생성한다. 신호(313)는 기지국(410)에서 하나 이상의 안테나로부터의 전송을 증폭한다.
도 6을 참조하면, 순방향 링크 신호에서 조합되는 하나 이상의 순방향 채널과 관련된 효율적인 인터리빙 동작을 제공하기 위해, RAM 구조(600)가 RAM 블록(601-03)과 같은 다수의 RAM 블록으로 분할된다. 비록 3개의 분할된 블록만이 도시되었지만, 다른 수의 분할된 RAM 블록 또한 가능하다. 각각의 RAM 블록(601-03)은 두 세트의 RAM 블록으로 분할된다. 예를 들면, RAM 블록(601)은 두 세트의 RAM 블록(610, 611), 유사하게 RAM 블록(602)에 대해 세트(620, 621), RAM 블록(603)에 대해 세트(630, 631)로 분할된다. 더욱이, 각각의 세트는 두 개의 RAM 블록을 포함한다. 예를 들면, 세트(610)의 경우, RAM 블록(612, 613)을 세트(611)의 경우 RAM 블록(614, 615)을 포함한다.
RAM 블록(601, 602, 603)은 순방향 링크로 채널과 각각 관련된다. 다수의 RAM 블록(601-03) 각각은 채널과 관련된 데이터를 유지한다. 데이터를 저장하기 위해, 데이터 심볼이 두 세트의 RAM 블록중 제 1 세트에 기입된다. RAM 블록(601)의 경우 제 1 세트가 한번은 세트(610)에 위치하고 다음에는 세트(611)에 위치한다. 데이터 기입은 사전설정된 인터리빙 기능에 따른다. 다수의 블록(601-03) 각각으로부터 데이터를 판독하기 위해, 판독 포인터가 두 세트의 RAM 블록중 제 2 세트로부터 데이터를 순차적으로 판독한다. RAM 블록(601)의 경우, 제 2 세트는 한번은 세트(610)에 위치하고 다음에는 세트(611)에 위치한다. 데이터 기입이 제 1 세트에서 발생할 때, 데이터 판독은 제 2 세트에서 발생한다. 다수의 RAM 블록(601-03) 각각에서의 데이터 기입은 동시에 발생한다. 더욱이, 다수의 RAM 블록(601-03) 각각으로부터의 데이터 판독도 동시에 발생한다.
다수의 RAM 블록(601-03) 각각에 대한 순차적인 판독은 제 2 세트의 제 1 RAM 블록에서 시작된다. 예를 들면, 만일 제 2 세트가 세트(611)라면, 데이터의 순차적인 판독은 RAM 블록(614)에서 시작된다. 순차적인 판독은 제 2 세트의 제 2 RAM으로 계속된다 즉, 예를 들면 RAM 블록(615)에 따라서 계속된다. 순차적인 판독은 제 2 세트의 제 2 RAM 블록 즉, 예를 들면 RAM 블록(615)에 따라서 종료된다.
다수의 RAM 블록(601-03) 각각에 대해, 각각의 세트내 두 개의 RAM 블록의 각각의 블록은 적어도 두 개의 RAM의 서브블록으로 분할된다. 두 개의 RAM 서브블록중 하나는 기입 처리를 통해 동상 데이터 심볼을 저장하고, 다른 것은 4위상 데이터 심볼을 저장한다. RAM 서브블록은 동상 심볼 및 4위상 데이터 심볼을 동시에생성하기 위해 순차적인 판독의 각각의 단계에서 동시에 판독된다. 이와 같이, 다수의 RAM 블록(601-03)으로부터의 데이터 판독동안, 동상 및 4위상 데이터 심볼은 각각의 RAM 블록에서 동시에 생성된다. 그러므로, 다수의 RAM 블록(601-03)에 해당하는 3개의 순방향 채널과 관련된 동상 및 4위상 데이터 심볼이 동시에 생성된다. 동시에 데이터 심볼을 생성하는 것은 전송 신호를 처리하는 효율을 개선한다.
각각의 RAM 세트는 하나의 데이터 프레임에 대한 데이터 비트를 유지한다. 예를 들면, RAM 블록(612, 613)으로 구성된 RAM 세트(610)는 하나의 데이터 프레임을 채우기 위한 데이터를 유지한다. RAM 블록(601, 602, 603)이 순방향 링크내 채널과 각각 관련되기 때문에, 각각의 블록은 각각의 채널에 대해 저장되고 판독되는 데이터를 유지한다. 예를 들면, 각각의 채널에 대해 데이터는 세트(610)에서 기입되고, 데이터는 세트(611)로부터 판독된다. 다른 RAM 블록내 다른 채널과 유사하게, 데이터가 RAM 블록내 하나의 세트내에 기입되는 동안, 데이터는 동일한 RAM 블록내 다른 세트로부터 판독된다.
각각의 채널내 각각의 데이터 프레임은 고정 수의 데이터 비트를 가진다. 이와 같이, RAM 블록(6010, 602, 603)의 판독 동작은 간소화된다. 예를 들면, 만일 판독 포인터(691)가 RAM 세트(611)내 RAM 위치로부터 데이터를 판독한다면, 판독 포인터(692)는 세트(621)내 다른 RAM 위치를 지정할 것이다. 판독 포인터(692)는 항상 판독 포인터(691)의 위치에 대해 고정된 관계에 있을 것이다. 예를 들어, 만일 판독 포인터(691)이 세트(611)내 제 1 RAM 위치로 지정된다면 판독 포인터(692)은 세트(621)내 제 1 RAM 위치로 지정될 것이다. 판독 포인터(691)와판독 포인터(692) 사이의 고정 오프세트는 RAM 블록(601, 602)과 같은 RAM 블록 크기와 동일할 것이다. RAM 구조(600)가 각각 동일한 수의 RAM 위치를 가지는 RAM 블록(601-03)과 같은 다수의 RAM 블록으로 분할되기 때문에, 다른 판독 포인터 사이의 오프세트는 항상 동일하게 유지될 것이다. 그러므로, 모든 블록에 대한 판독 동작은 판독 포인터(691-93)와 같은 모든 판독 포인터에 대해 하나의 판독 오프세트를 사용할 것이다. 이와 같은 RAM 블록(601-03)로부터 데이터를 판독하는 것은 각각의 RAM 블록에 대해 판독 포인터의 위치의 계산을 위한 최소의 처리를 가짐으로써 간소화된다.
RAM 구조(600)는 임의의 수의 RAM 블록으로 분할되고, 각각은 동일한 수의 RAM 위치를 가진다. RAM 구조(600)내 RAM 블록의 수는 시스템내 채널 인터리빙을 관할하는 집적회로에 의해 처리되는 채널의 수와 동일하다. 간략하면, 다른 수의 채널에 해당하는 수의 RAM 블록도 가능하지만, 3개의 RAM 블록(601, 602, 603)은 3개의 다른 채널에 해당하는 것으로 도시된다. 3개의 판독 포인터(691, 692, 693)는 3개의 다른 채널에 해당한다. 모든 3개의 채널에 대한 블록 인터리빙의 처리를 관할하기 위해, 판독 포인터(692, 693)는 판독 포인터(691)로부터 고정된 증분으로 설정된다. 결과적으로, RAM 구조(600)의 동작을 제어하는 것은 다수의 고정된 오프세트를 가진 하나의 판독 포인터를 관할하는 것만을 필요로 한다. 이러한 간략함은 다중 채널 시스템에서의 인터리빙 동작의 효율적인 처리를 가능케 한다.
도 4를 다시 참조하면, 기지국(410)은 커버리지 영역내 모든 이동국에 의해 수신될 파일럿 채널을 전송한다. 파일럿 채널의 동작은 공지되어 있고 IS-95, IS-2000 및 WCDMA 표준에 규정되어 있다. 파일럿 채널은 전파 채널의 특정을 결정하는데 있어서 이동국을 보조하기 위해 이동국으로 전송된다. 파일럿 채널 정보는 트래픽 채널, 페이징 채널, 및 다른 제어 채널과 같은 다른 채널을 디코딩하는데 사용된다. 각각의 순방향 링크 채널을 프레이밍 타이밍은 파일럿 채널 PN 시퀀스로부터 측정된 프레임 타이밍에 대해 스태거링된다. 이는 일반적으로 프레임 오프세트로 불린다. 프레임 오프세트는 순방향 링크 신호내 가능한 큰 전력 섭동을 방지하도록 수행된다. 비록 여러 순방향 링크 채널이 공통 프레임 오프세트를 가지지만, 다른 순방향 링크 채널은 다른 프레임 오프세트에 할당된다. 파일럿 채널 PN 시퀀스(430)는 매 26.6mSec마다 반복된다. 순방향 링크 프레임 오프세트는 파일럿 채널 PN 시퀀스(430)의 시작으로부터 측정된다. 프레임 타임 오프세트(431)(프레임 오프세트 "0") 에 대해, 프레임의 시작은 파일럿 채널 PN 시퀀스(430)의 시작과 일치한다. 프레임 타임 오프세트(432)(프레임 오프세트 "1")에 대해, 프레임의 시작은 사전설정된 수의 칩에 의한 파일럿 채널 PN 시퀀스(430)의 시작으로부터 오프세트된 시간으로 가능하게는, 1.25mSec내이다. 프레임 타임 오프세트(433)(프레임 오프세트 "2")에 대해, 프레임의 시작은 사전설정된 수의 칩에 의한 파일럿 채널 PN 시퀀스(430)의 시작으로부터 오프세트된 시간으로 가능하게는, 1.25mSec의 두 배인 2.5mSec내이다. 순방향 링크의 하나의 프레임은 20mSec와 동일하다. 그러므로, 16개의 가능한 프레임 타임 오프세트가 가능하고, 각각의 타임 오프세트는 다른 프레임 오프세트의 시작과 일치하는 프레임 오프세트의 시작 이전에 다음 중간 타임 오프세트로부터 1.25mSec와 동일하다. 하나 이상의 채널이 동일한 프레임오프세트를 사용한다.
RAM 블록(601-03)은 해당 3개의 다른 채널과 관련한다. 채널은 다른 프레임 오프세트 예를 들면, 프레임 오프세트(431-33)를 사용한다. RAM 블록(601-03)에 해당하는 채널은 각각 프레임 오프세트(0, 1, 2)를 가진다. 이와 같이, 각각의 블록내에 데이터를 기록하는 것은 타임 오프세트에 따라 시프트된다. 예시를 위해, 도 6을 참조하면, RAM 블록(601-03)은 빗금쳐져 도시된다. 빗금친 부분은 데이터가 주어진 시간에 기입될 수 있는 RAM 위치를 나타내다. 예를 들면, RAM 블록(601)에서, 빗금친 부분은 RAM(612, 613)을 점유하고, RAM(612)에서 시작하여 RAM(613)에서 종료된다. 만일 RAM 블록(602)과 관련하여 채널이 타임 오프세트 "1"에 있다면, 타임 오프세트 "1"은 1.25mSec만큼 타임 오프세트하고, RAM 블록(602)내 빗금친 부분의 시작은 데이터 프레임의 1.25mSec를 점유하는 다수의 데이터 심볼과 동일한 다수의 RAM 위치만큼 시프트된다. 상응하게 빗금친 부분은 동일한 양만큼 세트(620)으로부터 세트(621)로 시프트된다. 만일 RAM 블록(603)과 관련된 채널이 타임 오프세트 "2"에 있고, 타임 오프세트 "2"는 1.25mSec의 두 배만큼(2.5mSec)의 타임 오프세트에 있다면, RAM 블록(603)의 빗금친 부분의 시작은 데이터의 프레임의 2.5mSec를 점유하는 다수의 데이터 심볼과 동일한 다수의 RAM 위치만큼 시프트된다.
판독 포인터(691-93)는 각각의 RAM 블록내 동일한 각각의 위치를 계속 지정하기 때문에, 각각의 채널로부터의 데이터 출력은 결과적으로 프레임 타임 오프세트와 동일한 양만큼 시간적으로 시프트된다. 이는 데이터 프레임(670-72)의 타이밍으로 참조되어 도시된다. 프레임 오프세트 "0"를 가진 데이터 프레임(670)은 RAM 블록(601)으로부터 판독된 데이터의 프레임이다. 프레임 오프세트 "1"를 가진 데이터 프레임(671)은 RAM 블록(602)로부터 판독된 데이터 프레임이다. 프레임의 시작이 1.25mSec와 동일한 양만큼 타임 오프세트되는 것을 주목한다. 프레임 오프세트 "2"를 가진 데이터 프레임(672)은 RAM 블록(603)으로부터 판독된 데이터 프레임이다. 프레임의 시작이 2.5mSec와 동일한 양만큼 타임 오프세트된다는 것을 주목한다. 이와 같이, 해당 타임 오프세트를 가진 RAM 블록내에 데이터가 기입될 때, 다른 프레임 오프세트를 가진 데이터 프레임에 대한 데이터 판독은 간소화된다.
프레임 오프세트 "0"를 가진 데이터 프레임에 대해, 데이터의 순차적인 판독은 RAM 블록(614)에서 시작하여 RAM 블록(615)으로 계속되고, RAM 블록(615)에서 종료된다. 프레임 오프세트 "1"를 가진 데이터 프레임(671)에 대해, 순차적 판독은 세트(621)에서 시작되지만 타임 오프세트와 동일한 다수의 데이터 심볼은 무시되거나 또는 버려진다. 데이터 프레임(671)에 대한 순차적 판독은 세트(620)에서 계속된다. 순차적 판독은 세트(621)에서 종료된다. 세트(621)로부터 판독된 데이터 심볼의 수는 세트(620)에서 무시되거나 버려진 데이터 심볼의 수와 동일하다. 프레임 오프세트 "2"를 가진 데이터 프레임(672)에 대해, 순차적 판독은 세트(631)에서 시작되지만 타임 오프세트와 동일한 다수의 데이터 심볼은 무시되거나 버려진다. 데이터 프레임(672)에 대한 순차적인 판독은 세트(630)에서 계속된다. 순차적 판독은 세트(631)에서 종료된다. 세트(631)에서 판독된 데이터 심볼의 수는세트(630)에서 버려지거나 무시된 데이터 심볼의 수와 동일하다.
데이터 프레임(201)과 같은 데이터 프레임의 전송을 위해, 데이터 프레임은 블록 인터리버(302)내 인터리빙 동작 이전에 채널 인코더(301)내 인코딩 처리를 겪는다. 다른 인코딩율이 가능하다. 예를 들면, 인코딩율 _ 및 1/4에 대해, 각각의 2개 및 4개의 데이터 심볼이 입력에서 매 데이터 비트마다 생성된다. BPSK 또는 QPSK 스프레딩이 인터리빙 동작을 후속한다. BPSK 스프레딩에 대해. 공지된 바와 같이, 스프레딩 동작의 Q-레그가 0으로 사전고정된다. IS-95 표준은 BPSK 스프레딩에 대한 요구조건을 규정한다. 이는 도시된 바와 같은 무선 구성 1 및 2에서의 상황일 수 있고 IS-2000 표준으로 규정된다. 무선 구성 1 및 2는 IS-95 표준과 역호환성의 일부로서 IS-2000 표준내에 제공된다. IS-2000 표준에 규정된 바와 같이 무선 구성 3-9는 QPSK 스프레딩을 요구한다. 결과적으로, IS-2000 표준에 따라 동작하는 통신 시스템은 BPSK 및 QPSK 스프레딩을 가질 것을 필요로 한다. 효율적인 신호 처리를 위해, RAM 구조(600)는 BPSK 및 QPSK 스프레딩 모두를 가진 인터페이스를 관할할 커패시티를 가질 필요가 있다.
RAM 구조(600)내 각각의 RAM 블록의 크기는 RAM의 8개의 열로 설정된다. 제 최초 4개의 열은 제 1 세트로 할당되고, 최종 4개 열은 제 2 세트로 설정한다. 전송 신호의 효율적인 처리를 위해 제공된 설명으로부터, 데이터는 제 1 세트내에 기입되는 반면 데이터는 제 2 세트로부터 판독된다. 예를 들면, RAM 블록(601)은 열(681-688)로 분할된다. 최초 4개의 열(681-684)은 제 1 세트(610)를 형성하고, 최종 4개의 열(685-88)은 제 2 세트(611)를 형성한다. 각각의 열은 하나의 데이터프레임(201)내에 포함된 데이터 비트를 유지하기에 충분히 길다. 각각의 열은 192개의 데이터 심볼을 유지하도록 설정된다. 각각의 열은 서브블록으로서 간주된다. 각각의 열은 동상 데이터 심볼 및 4위상 데이터 심볼을 유지한다.
인터리버 동작을 후속하는 BPSK 스프레딩을 위해, 동상 데이터 심볼을 유지하기 위해 할당된 열은 모두 0인 데이터 심볼로 채워진다. 이와 같이, 데이터 심볼이 BPSK 스프레딩을 위해 판독될 때, 모두 0의 값을 가진 4위상 데이터 심볼은 BPSK 스프레딩에 영향을 주는데 사용된다. 예들 들어, 서브블록(687)은 동상 데이터 심볼을 저장하고, 서브블록(688)은 4위상 데이터 심볼을 유지한다. BPSK 스프레딩의 경우, 서브블록(688)에 저장된 데이터 심볼은 모두 0이거나 또는 저장된 데이터 심볼은 무시되고 0이 판독 동작에서 대체된다. IS-2000 표준에 기반한 무선 구성 1 및 2에 따른 순방향 채널의 구성은 BPSK 스프레딩을 가진 _의 데이터율로의 채널 인코딩을 요구한다. 이 경우, 데이터 프레임의 데이터 비트의 인코딩은 두 개의 데이터 프레임과 동일한 데이터 심볼을 생성하고, 이는 두 개의 서브블록을 채운다. 예를 들어, 만일 세트(610)가 인터리빙된 데이터 심볼을 기입하기 위해 사용되고 있다면, 서브블록(681, 683)이 필요하다. 서브블록(682, 684)은 0으로 채워지거나 또는 저장된 값은 판독 동작 동안 무시되고 0의 값이 대체된다.
무선 구성 3 및 5에서, 인코딩율은 QPSK 스프레딩을 가진 _이다. 그러므로, 인코더는 입력에서 하나의 데이터 프레임에 대해 4개의 데이터 프레임과 동일한 데이터 심볼을 생성한다. 이 경우, 예를 들면, 세트(610)는 인터리빙된 데이터를 기입하는데 사용되고, 서브블록(681-84)내 모든 RAM 위치가 모든 인터리빙된 데이터를 저장하는데 필요하다. 동상 데이터 심볼은 서브블록(681, 683)내에 기입되고, 4위상 데이터 심볼은 서브블록(682, 684)에 기입된다.
무선 구성 4에서, 인코딩율은 _이고, QPSK 스프레딩이 사용된다. 이 경우, 인코더는 입력에서 각각의 데이터 프레임에 대해 두 개의 데이터 프레임과 동일한 데이터 심볼을 생성한다. 각각의 세트가 4개의 RAM 열을 포함하기 때문에, 무선 구성 4에서 생성된 인코딩된 데이터는 4개의 RAM 열에 기입되는 반면 적어도 몇몇 RAM 위치에서는 스킵(skipping)된다. 예를 들어, 열(687, 688)을 사용할 때, 인코딩된 데이터는 RAM 위치(0, 2, 4,..., 190, 192)에 기입되지만 RAM 위치(1, 3,..., 191)는 스킵된다. 판독 동작동안, RAM 위치(1, 3,..., 191)는 무시된다. QPSK 동작에 대해, 열(787, 688)내 RAM 위치(0, 2, 4,..., 190, 192)는 동상 및 4위상 데이터 심볼 각각에 대해 동시에 판독된다. 이와 같이, 여러 다른 무선 구성에 대한 판독 포인터 위치의 계산을 위한 처리는 간소화된다.
왈시 커버링 동작 및 합산 동작이 효율적인 전송 신호 처리를 제공하는데 바람직하다. 각각의 채널에 대한 데이터 심볼은 왈시 커버링된 데이터 심볼을 생성하도록 왈시 커버 동작을 겪는다. 왈시 커버 동작은 왈시 심볼과 데이터 심볼을 곱하는 것을 포함한다. 하나의 왈시 심볼은 64개의 칩과 같은 다수의 칩이다. 그러므로, 64개의 칩이 매 데이터 심볼마다 생성된다. 동상 데이터 심볼 및 4위상 데이터 심볼은 블록(510)에 도시된 바와 같은 독립적인 왈시 커버링 동작을 겪는다. 다른 채널의 왈시 커버링된 데이터 심볼은 합산되어 하나 이상의 순방향 채널을 포함하는 순방향 링크 신호의 전송을 위한 합산된 신호를 형성한다. 동상 및 4위상 데이터 왈시 커버링된 심볼의 합산 동작은 블록(543, 544)에 도시된다. 이와 같이, 효율적인 왈시 커버링 및 합산 동작을 제공하는 것이 바람직하다.
도 7을 참조하면, 조합된 왈시 커버링된 신호(545, 546)를 생성하기 위한 처리 블록(700)의 블록도가 도시된다. 동작들은 신호(545, 546)를 생성하기 위해 동일하다. 신호(545)는 I-신호로서 표시되고, 신호(546)는 Q-신호로서 표시된다. RAM 블록(600)은 RAM 세트(601-03)로부터 각각의 채널에 대한 동상 및 4위상 데이터 심볼을 동시에 생성한다. 동상 데이터 심볼은 701-03에 도시되고, 동상 데이터 심볼은 711-13이다. 동상 데이터 심볼(701-03)은 각각 스크램블링된 동상 데이터 심볼(761-63)은 생성하기 위해 긴 코드 스크램블링 블록을 통과한다. 동상 데이터 심볼(711-13)은 각각 스크램블링된 동상 데이터 심볼(771-73)을 생성하기 위해 긴 스크램블링 블록(750)을 통과한다. 심볼(771, 761)은 제 1 채널과 관련되고 왈시 코드(W0)로 할당된다. 심볼(773, 763)은 제 2 채널과 관련되고 왈시 코드(W1)로 할당된다. 심볼(773, 763)은 제 3 채널과 관련되고 왈시 코드(W2)로 할당된다. 데이터 심볼(771-73 및 761-63)은 왈시 커버링/조합 블록(781-86)에 전달된다. 버퍼(790)는 데이터 심볼을 버퍼링하는데 사용되고, 그렇지 않을 경우 데이터 심볼이 직접 전달된다.
왈시 커버링/조합 블록(781-83)은 동상 데이터 심볼(771-73)을 수신한다. 블록(781)에서, 곱셈기(791)는 할당된 왈시 코드(W0)와 데이터 심볼(771)을 곱한다. 블록(782)에서, 곱셈기(792)는 곱셈기(791)에 의해 수행된 곱 시간으로부터 하나의 칩 시간과 적어도 동일한 지연을 가진 할당된 왈시 코드(W1)와 데이터심볼(772)을 곱한다. 블록(783)에서, 곱셈기(793)는 곱셈기(792)에 의해 수행된 곱셈 시간으로부터 하나의 칩 시간과 적어도 동일한 지연을 가진 할당된 왈시 코드(W2)와 데이터 심볼을 곱한다. 블록(781)내 왈시 커버링된 데이터 심볼은 블록(782)에서 데이터 심볼 이전에 하나의 칩 시간에 생성되고, 블록(783)에서 데이터 심볼 이전에 두 개의 칩 시간에 생성된다. 블록(781)내 왈시 커버링된 데이터 심볼이 블록(782)내 왈시 커버링된 데이터 심볼보다 앞서 준비되기 때문에, 왈시 커버링된 데이터 심볼이 블록(782)에서 생성되고 동시에 합산되도록 합산기(755)로 전달된다. 그 결과가 버퍼(778)에 저장된다. 이러한 포인트에서, 버퍼(778)는 블록(781, 782)에 의해 생성된 제 1 데이터 심볼의 합산된 결과를 유지한다. 이러한 합산된 결과는 블록(783)내 왈시 커버링된 데이터 심볼이 생성되기 이전에 적어도 하나의 칩 시간만큼 준비된다. 버퍼(778)로부터 합산된 결과가 합산기(776)로 전달되어 곱셈기(793)에 의해 생성된 왈시 커버링된 데이터 심볼과 합산되도록 합산기(776)로 전달된다. 그 결과가 버퍼(779)내에 위치된다. 이러한 포인트에서, 버퍼(779)는 데이터 심볼(711-13)과 관련된 3개의 채널의 제 1 데이터 심볼의 합산된 결과인 데이터 심볼을 유지한다. 버퍼(779)로부터의 합산된 결과는 신호(545)의 제 1 심볼로서 전달된다. 데이터 블록이 192개의 데이터 심볼을 유지하기 때문에, 처리는 모든 다른 데이터 심볼에 대해 반복되어 신호(54)에 대한 왈시 커버링된 합산된 데이터 심볼을 생성한다.
예를 들면, 블록(781)내로 입력되는 제 2 데이터 심볼은 블록(782)이 제 1 데이터 심볼을 처리할 때 처리된다. 결과적으로, 블록(782)이 제 2 데이터 심볼을처리할 때, 블록(781)은 버퍼(777)내 제 2 데이터 심볼을 생성하고 블록(782)내에 생성된 제 2 데이터 심볼과 합산되도록 전달된다. 유사하게, 블록(783)이 제 2 데이터 심볼을 처리할 때, 왈시 커버링된 합산된 제 2 데이터 심볼이 준비되어 버퍼(78)내에 위치하고, 이는 곱셈기(793)에 의해 생성된 제 2 왈시 커버링된 데이터 심볼과 합되도록 합산기(776)로 전달된다. 그 결과가 신호(54)의 제 2 데이터 심볼로서 사용되도록 버퍼(779)내에 위치한다. 처리는 신호(545)의 다른 데이터 심볼을 생성하도록 반복된다.
왈시 커버링/조합 블록(784-86)은 4위상 데이터 심볼(701-03)을 수신한다. 블록(784)에서, 곱셈기(794)는 할당된 왈시 코드(W0)와 데이터 심볼(761)을 곱한다. 블록(785)에서, 곱셈기(795)는 곱셈기(794)에 의해 수행된 곱셈의 시간으로부터 하나의 칩 시간과 적어도 동일한 지연을 가진 할당된 왈시 코드(W1)와 데이터 심볼(762)을 곱한다. 블록(786)에서, 곱셈기(796)는 곱셈기(795)에 의해 수행된 곱셈의 시간으로부터 하나의 칩 시간과 적어도 동일한 지연을 가진 할당된 왈시 코드(W2)와 데이터 심볼(763)을 곱한다. 블록(784)내 왈시 커버링된 데이터 심볼은 블록(785)내 데이터 심볼보다 하나의 칩 시간 이전에 생성되고 블록(786)내 데이터 심볼보다 두 칩 시간 이전에 생성된다. 블록(784)내 왈시 커버링된 데이터 심볼이 블록(785)내 왈시 커버링된 데이터 심볼 이전에 준비되기 때문에, 블록(785)내에서 생성된 왈시 커버링된 데이터 심볼과 동시에 합산되도록 합산기(765)로 전달된다. 그 결과가 버퍼(768)에 저장된다. 이러한 포인트에서, 버퍼(768)는 블록(784, 785)에 의해 생성된 제 1 왈시 커버링된 데이터 심볼의 합산 결과를 유지한다. 이러한 합산된 결과는 블록(768)내 왈시 커버링된 심볼이 생성되기 이전에 적어도 하나의 칩 시간만큼 이전에 준비된다. 버퍼(768)로부터의 합산된 결과가 곱셈기(796)에 의해 생성된 왈시 커버링된 데이터 심볼과 합산되도록 합산기(766)로 전달된다. 그 결과가 버퍼(769)에 저장된다. 이러한 포인트에서, 버퍼(769)는 데이터 심볼(601-03)과 관련된 3개의 채널의 제 1 4위상 왈시 커버링된 합산된 데이터 심볼의 합산된 결과를 유지한다. 버퍼(769)로부터 합산된 결과가 신호(546)의 제 1 데이터 심볼로서 전달된다. 데이터 블록이 192개의 데이터 심볼을 유지하기 때문에, 처리는 모든 다른 데이터 심볼에 대해 반복되어 신호(546)에 대한 왈시 커버링된 합산된 데이터 심볼을 생성한다.
블록(784)내 프레임 데이터의 제 2 데이터 심볼은 블록(785)이 제 1 데이터 심볼을 처리할 때 처리된다. 결과적으로, 블록(785)이 제 2 데이터 심볼을 처리할 때, 블록(784)은 버퍼(76)내 제 2 데이터 심볼을 생성하고 블록(785)내에 생성되는 제 2 데이터 심볼과 합산되도록 전달된다. 유사하게, 블록(786)이 제 2 데이터 심볼을 처리할 때, 왈시 커버링된 합산된 데이터 심볼이 준비되어 합산기(766)로 전달되는 버퍼(768)내에 위치되어, 곱셈기(796)에 의해 생성된 제 2 왈시 커버링된 합산된 데이터 심볼과 합산된다. 그 결과가 신호(546)의 제 2 데이터 심볼로서 사용될 수 있도록 버퍼(769)내에 위치한다.
블록(700)의 동작은 집적 디지털 회로에 의해 수행된다. 디지털 회로의 동작을 위한 클록 사이클의 사용은 공지되어 있다. 이와 같이, 버퍼(779, 769)에서의 데이터 심볼은 적어도 두 개의 클록 사이클내에서 생성된다. 하나의 클록 사이클은 블록(791-96)내 각각의 곱셈을 위한 것이고, 하나의 클록 사이클은 합산기(774-76, 764-66)에서의 각각의 합산 동작을 위한 것이다. 대부분의 디지털 회로가 샘플링된 클록 주파수 이상을 사용하기 때문에, 클록 주파수는 왈시 커버링 동작에서 사용된 왈시 칩의 칩율의 복수 배이다. 조합된 신호의 수는 도 7에 도시된 바와 같이 3개의 신호로 한정되지는 않는다. 3개의 채널에 대해 설명된 처리는 상술된 바와 같은 수의 채널에 대해 반복된다. 예를 들면, 64개의 채널은 블록(700)의 동작에 포함된다.
순방향 링크로 전송 신호를 처리하는 효율을 개선하기 위해, 블록(781-86)의 동작은 피드백(720-721)과 같은 피드백을 포함하도록 변조된다. 예를 들어, 만일 순방향 링크로 3개 이상의 채널이 조합된다면, 블록(781-86)은 모든 채널이 순방향 링크 신호(545-546)에 대해 조합될 때까지 다른 채널에 대해 반복적으로 사용된다. 하나의 칩이 모든 2 클록 사이클에서 버퍼(779, 769)에서 생성될 때, 3개의 채널과 관련된 3개의 칩이 처리된다. 만일 클록 사이클이 칩율의 16배라면, 처리는 총 24개의 칩을 처리하기 위해 8번 반복된다. 3개의 블록(781-83)이 I-채널을 위한 것이고 3개의 블록(784-86)은 Q-채널을 위한 것으로 도시되기 때문에, 하나의 칩 시간에 완성된 처리는 21개의 추가 채널과 관련된 추가의 21개 칩에 대해 반복된다. 그러므로, 블록(781-86)은 하나의 칩 시간내에 추가의 채널과 관련된 데이터 심볼을 처리하기 위해 재사용된다. 이와 같이, 3개의 블록(781-83)은 하나의 칩 시간내에 신호(545)에 대해 하나의 칩을 생성하기 위해 총 24개의 채널을 왈시 커버링하고 합산하는데 사용된다. 피드백(720)은 새롭게 도착한 데이터 심볼과합산기(774)에서 합산되도록 최상부로의 매회 이동이후 버퍼(779)의 결과를 피드백하는데 사용된다. 피드백 처리는 모든 24개의 채널의 합산된 결과인 버퍼(779)에서 데이터 심볼을 수집하도록 8번 반복된다. 추가 채널이 부가될 때, RAM(600)은 추가 채널과 관련된 데이터 심볼을 생성한다. 유사 동작이 피드백(721)으로 수행된다. 피드백(721)은 새롭게 도달된 데이터 심볼과 합산기(764)에서 합산되도록 최상부로의 매회 이동후 버퍼(769)의 결과를 피드백하는데 사용된다. 처리를 용이하게 하기 위해, 버퍼(722, 723)은 신호 스프레더에 전달되기 이전에 하나의 데이터 심볼을 형성하는 칩을 수집하는데 사용된다.
바람직한 실시예의 이전의 설명은 당업자가 본 발명의 사용 또는 제조를 하고자하는 것을 가능케 한다. 이러한 실시예에 대한 여러 변경을 당업자라면 쉽게 알 수 있을 것이고, 여기서 한정된 일반 원리가 본 발명의 사용범위를 벗어남 없이 다른 실시예에 적용될 수 있다는 것을 알 수 있을 것이다. 따라서, 본 발명은 이러한 실시예에 한정되는 것이 아니고 여기에 설명된 원리 및 새로운 특징에 부합하는 가장 넓은 범위에 따른다.

Claims (21)

  1. 통신 시스템에서,
    인코딩율 1/R로 데이터 블록을 인코딩하는 단계를 포함하는데, 상기 인코딩은 상기 데이터 블록내 매 데이터 비트에 대해 R개의 데이터 심볼을 생성하여 R개의 데이터 블록을 생성하며,
    RAM 블록을 다수의 RAM 블록으로 분할하는 단계; 및
    상기 R개의 데이터 블록의 데이터 심볼을 상기 다수의 RAM 블록에 사전설정된 인터리빙 기능에 따라 기입하는 단계를 포함하는 방법.
  2. 제 1항에 있어서,
    상기 다수의 RAM 블록의 각각의 블록으로부터 데이터 심볼을 순차적으로 판독하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제 2항에 있어서, 상기 순차적 판독은 상기 다수의 RAM 블록의 제 1 RAM 블록에서 시작하는 것을 특징으로 하는 방법.
  4. 제 3항에 있어서, 상기 순차적 판독은 상기 다수의 RAM 블록의 제 2 RAM 블록으로 계속되는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서, 상기 순차적 판독은 상기 다수의 RAM의 상기 제 2 RAM 블록에서 종료되는 것을 특징으로 하는 방법.
  6. 제 4항에 있어서, 상기 순차적 판독은 상기 다수의 RAM 블록의 제 3 RAM 블록으로 계속되는 것을 특징으로 하는 방법.
  7. 제 6항에 있어서, 상기 순차적인 판독은 상기 다수의 RAM 블록의 상기 제 3 RAM 블록에서 종료되는 것을 특징으로 하는 방법.
  8. 제 2항에 있어서, 상기 데이터 블록은 제 1 데이터 프레임과 관련되고, 이에 따라 상기 기입이 상기 제 1 데이터 프레임과 관련되며, 상기 판독은 제 2 데이터 프레임과 관련되고, 상기 제2 데이터 프레임은 상기 통신 시스템으로부터의 전송을 위해 상기 제 1 데이터 프레임보다 앞서며, 상기 판독 및 기입은 상기 다수의 RAM 블록의 두 세트에서 각각 동시에 발생하며, 상기 두 세트중 한 세트는 상기 기입과 관련되며 다른 한 세트는 상기 판독과 관련되는 것을 특징으로 하는 방법.
  9. 제 1항에 있어서, 상기 다수의 RAM 블록의 각각의 블록을 적어도 두 개의 RAM 서브블록으로 분할하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제 9항에 있어서, 상기 기입 단계를 통해 상기 적어도 두 개의 RAM 서브블록중 하나는 동상 데이터 심볼을 저장하고 다른 하나는 4위상 데이터 심볼을 저장하는 것을 특징으로 하는 방법.
  11. 제 10항에 있어서,
    상기 다수의 RAM 블록의 각각의 RAM 블록으로부터 데이터 심볼을 순차적으로 판독하는 더 단계를 포함하며, 상기 판독은 상기 적어도 두 개의 RAM 서브블록을 동시에 판독하는 것을 포함하여, 이에 따라 동상 데이터 심볼 및 4위상 데이터 심볼이 동시에 생성되도록 하는 것을 특징으로 하는 방법.
  12. 제 11항에 있어서,
    스크램블링된 동상 데이터 심볼을 생성하기 위해 상기 동상 데이터 심볼을 스크램블링하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제 11항에 있어서,
    스크램블링된 4위상 데이터 심볼을 생성하기 위해 상기 4위상 데이터 심볼을 스크램블링하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제 11항에 있어서,
    스크램블링된 동상 데이터 심볼 및 4위상 데이터 심볼을 생성하기 위해 상기 동상 데이터 심볼 및 상기 4위상 데이터 심볼을 스크램블링하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제 14항에 있어서,
    왈시 커버링된 동상 및 4위상 데이터 비트를 생성하기 위해 상기 스크램블링된 동상 및 4위상 데이터 비트를 상기 통신 시스템내 통신 채널에 할당된 왈시 코드에 따라 왈시 커버링하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제 15항에 있어서,
    합산된 왈시 커버링된 동상 및 4위상 데이터 심볼을 생성하기 위해 상기 왈시 커버링된 동상 및 4위상 데이터 심볼과 다른 왈시 커버링된 동상 및 4위상 데이터 심볼을 각각 합산하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제 16항에 있어서,
    상기 통신 시스템으로부터 전송을 위한 스프레드 스펙트럼 신호를 생성하기 위해 QPSK 및 BPSK 스프레딩 설계중 하나에 따라 상기 합산된 왈시 커버링된 동상 및 4위상 데이터 심볼을 스프레딩하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  18. 채널 데이터를 인코딩하기 위한 채널 인코더; 및
    동상 인터리빙된 데이터 심볼 및 4위상 인터리빙된 데이터 심볼을 동시에 생성하기 위해 상기 채널 인코더에 의해 생성된 인코딩된 데이터 심볼을 인터리빙하기 위한 블록 인터리버를 포함하는 통신 시스템.
  19. 제 18항에 있어서,
    상기 동상 및 4위상 데이터 심볼을 각각 스크램블링하기 위한 I-출력 및 Q-출력을 가진 긴 코드 발생기; 및
    스크램블링된 동상 및 4위상 데이터 심볼을 동시에 생성하기 위해 상기 I 및 Q 출력을 사용하여 상기 동상 및 4위상 데이터 심볼을 각각 스크램블링하기 위한 I-스크램블러 및 Q-스크램블러를 더 포함하는 것을 특징으로 하는 방법.
  20. 제 19항에 있어서, 상기 통신 시스템으로부터 전송을 위한 스프레드 스펙트럼을 생성하기 위해 상기 스크램블링된 동상 및 4위상 데이터 심볼을 수신하는 QPSK/BPSK 스프레더를 더 포함하는 것을 특징으로 하는 방법.
  21. 제 20항에 있어서,
    상기 통신 시스템으로부터 전송을 위한 상기 스프레드 스펙트럼 신호를 생성하기 위해 상기 QPSK/BPSK 스프레더 이전에 상기 스크램블링된 동상 및 4위상 데이터 심볼을 왈시 커버링하기 위한 왈시 코드 커버링 블록을 더 포함하는 것을 특징으로 하는 방법.
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