KR20030034382A - 정전기 방전 패턴을 갖는 반도체 패키지장치의 인쇄회로기판 - Google Patents

Abstract

본 발명은 정전기 방전 패턴을 갖는 반도체 패키지장치의 인쇄회로기판에 관한 것으로, 특히 본 발명은 인쇄회로기판의 외곽에 일정 간격으로 배치된 다수개의 로케이션 홀에서 도금된 내측벽과, 도금된 내측벽에서 상/하 수평으로 연장된 금속 패턴을 갖는 정전기 방전 패턴을 구비하며 정전기 방전 패턴의 금속 패턴은 인쇄회로기판의 접지 패턴과 연결된다. 그러므로, 본 발명은 인쇄회로기판의 피딩 또는 가이드(위치 확인 및 확보)시 인쇄회로기판의 로케이션 홀에 피딩 핀 또는 로케이션 핀을 삽입해서 기판을 이동하거나 위치 확인/확보할 경우 기판이 이송되면서 발생되는 기판 표면의 정전기가 인쇄회로기판 위에 마운트된 반도체칩에 영향을 미치기 전에 로케이션 홀에 구비된 정전기 방전 패턴을 통해 인쇄회로기판의 접지로 빠져나가므로 결국 정전기로 인한 소자 불량을 방지한다.

Description

정전기 방전 패턴을 갖는 반도체 패키지장치의 인쇄회로기판{PCB FOR THE SEMICONDUCTOR DEVICE INCLUDING AN ESD PATTERN}

본 발명은 반도체 패키지장치의 인쇄회로기판에 관한 것으로서, 특히 BGA(Ball Grid Array) 패키지에서 기판을 핸들링하는 과정에서 발생하는 기판의 정전기를 방전하는 정전기 방전 패턴을 갖는 반도체 패키지장치의 인쇄회로기판에 관한 것이다.

최근, 반도체칩의 급속한 고집적 소형화 및 고성능화 추세에 따라 전자 기기나 가전 제품들도 소형화 및 고성능화되어 가고 있으므로, 이러한 추세에 따라 반도체 패키지에 있어서도 고집적 소형화 및 고성능화된 반도체 칩의 성능이 최적하게구현될 수 있도록 우수한 전기적 성능, 고방열성 및 입출력 단자 수의 대용량화가 요구되고 있다.

이러한 요구에 부응하여, BGA 반도체 패키지가 각광받고 있다. BGA 반도체 패키지는 반도체 칩을 마운트하고 와이어 본딩 등을 하기 위한 기본 물질로 인쇄회로기판을 이용함으로써 전체적인 전기 회로의 길이를 단축시킬 수 있을 뿐만 아니라 파워나 그라운드 본딩 영역을 용이하게 도입할 수 있다. 그러므로 BGA 반도체 패키지는 우수한 전기적 성능을 발현시키기에 용이하고, 많은 입출력 단자수를 제공할 수 있어서 패키지의 소형화에 적합한 장점을 갖고 있다.

한편, 패키징 프로세서에서 핸들링이라 함은 사람에 의한 핸들링은 거의 미미하며 대부분 장비에 의한 핸들링을 가르킨다. 이러한 핸들링의 유형을 간단히 살펴보면, 벨트 또는 피딩 핑걸(feeding finger)에 의한 자재 운송, 자재 위치 가이드 핀에 의한 자재 위치선정, 클램핑 툴(clamping tool)에 의한 자재 압착 등이 있다. 그런데, 이와 같이 도체의 핸들링 과정보다 절연체, 즉 부도체의 핸들링 과정에서 정전기 발생량이 상당히 크다. 따라서, 핸들링 과정에서 발생하는 정전기를 방전시키지 못할 경우 이로 인한 반도체 칩 등의 자재 손상은 대단히 심각하다.

이에, 현재 패키징 프로세서에서는 정전기에 의한 자재 손상을 방지하기 위하여 패키징 장비의 요소에 정전기를 제거하는 이온화 장치를 설치하여 핸들링 과정에서 발생되는 정전기를 중화시켜주고 있다.

이러한 방법을 사용하는 경우 정전기에 의한 자재 손상을 줄일 수는 있으나, 아래와 같은 문제점이 드러나게 된다. 첫째, 이온화 장치 자체가 상당히 고가임으로 자재가 핸들링되는 장비내의 모든 영역을 커버하기에는 고비용을 감수해야만 한다. 둘째, 이온화 장치의 경우 사용 기간에 따라 성능이 저하되어 정전기 제전 효과가 떨어진다. 셋째, 이온화 장치의 원리는 고전압으로 방전을 일으켜 펄스와 마이너스 이온을 발생 자재에 잔존하는 정전기를 중화시키는 것으로 이온화 장치의셀프 밸런스가 맞지 않을 경우 오히려 자재에 역대전시켜 자재에 정전기 손상을 줄 수 있다.

이러한 이유로 인하여 최근에는 인쇄회로기판의 설계 자체에 기판 핸들링 과정에서 발생되는 정전기를 제거할 수 있는 경로를 만들어 주고 있다. 즉, 기판 사이드 레일 사이에 정전기 제전용 오픈 패턴을 형성한다.

이에 대한 기술은 도 1a 및 도 1b를 참조하여 설명한다. 도 1a 및 도 1b는 일반적인 BGA 반도체 패키지장치의 인쇄회로기판의 평면도 및 수직 단면도를 나타낸 도면이다.

도 1a를 참조하면, 종래기술에 의한 인쇄회로기판(10)의 표면에는 다수개의 BGA 솔더볼 패턴(12)과, 솔더볼 패턴(12) 외곽에 형성된 다수개의 가이드 홀 패턴(14)과, 기판의 가로 방향으로 소정 거리 이격된 다수개의 로케이션 홀(16)과, 기판의 가로 방향으로 형성된 다수의 정전기 오픈 패턴(18)이 형성되어 있다.

도 1b를 참조하면, 종래기술에 의한 인쇄회로기판(10)의 수직 단면은 중간에 열경화성 수지층(20)과, 수지층(20)의 상/하면에 소정의 회로패턴을 이루는 금속 패턴(22)과, 금속 패턴(22)이 형성된 수지층(20) 상/하면을 덮는 솔더 절연막(24)으로 구성된다. 여기서, 솔더볼 패턴(12)과 가이드 홀 패턴(14)은 인쇄회로기판의 수지층(20) 및 절연막(24)내 비아홀을 관통해서 형성된다. 그리고, 정전기 오픈 패턴(18)은 절연막(24)이 제거되어 금속 패턴(22)이 드러나게 된다.

이와 같이, 종래 기술은 인쇄회로기판(10)에 정전기 제거용 경로를 만들기 위하여 정전기 오픈 패턴(18)을 구비한다. 그 제조 방법은 금속 패턴(22)이 형성된 수지층(20) 전체에 솔더 절연막(24)을 도포하고 다시 정전기 오픈 패턴(18)이 될 부분만 솔더 절연막(24)을 제거하여 정전기 오픈 패턴(18)을 형성함으로써 비록 금속 패턴(22) 위에 금 도금을 하였다 해도 솔더 절연막(24)보다 깊을 수 밖에 없다. 그러므로, 정전기 오픈 패턴(18)을 갖는 인쇄회로기판(10)에서는 정전기 제전 효과를 나타내기 위해서 정전기 제전용 패턴을 터치할 수 있는 별도의 장치를 구비해야 하며 이를 기판의 크기 및 형태에 따라 변경시켜야하는 번거러움이 있었다.

또한, 종래 기술에서는 패키징 프로세서에서 인쇄회로기판의 피딩 또는 가이드(위치 확인 및 확보)시 드릴 비트(drill bit)를 이용하여 장비의 로케이션 핀이 인쇄회로기판의 로케이션 홀에 삽입되어 이동하거나 위치 확인을 하였다. 다음 도 2a 및 도 2b에 종래 기술에 의한 로케이션 홀 구조가 도시되어 있다.

도 2a 및 도 2b는 도 1의 인쇄회로기판에 형성된 로케이션 홀의 수직 단면도 및 평면도이다. 도 2a를 참조하면, 종래 인쇄회로기판의 로케이션 홀(16)은 인쇄회로기판의 외곽 영역에서 솔더 절연막(24) 및 수지층(20)을 수직으로 관통한 비아홀로 형성된다. 이때, 로케이션 홀(16)과 솔더 절연막(24) 표면 사이의 경계면에는 수지층(20)이 드러난다.

그런데, 인쇄회로기판의 피딩 또는 가이드시 이와 같은 구조로 이루어진 인쇄회로기판의 로케이션 홀에 로케이션 핀을 삽입해서 기판을 이동하거나 위치잡기를 할 경우 기판이 이송되면서 발생되는 기판 표면의 정전기가 어셈블리 장비내 접지로 빠져나가지 못하고 로케이션 핀을 통해 인쇄회로기판 위에 마운트된 반도체칩에 영향을 미쳐 결국 정전기로 인한 소자 불량을 일으킨다.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 패키징 프로세스에서 어셈블리 장비로 인쇄회로기판의 피딩 또는 가이드(위치 확인 및 확보)시 발생되는 정전기를 인쇄회로기판의 로케이션 홀을 통해 방전해서 반도체 칩의 손상을 효과적으로 방지할 수 있는 정전기 방전 패턴을 갖는 반도체 패키지장치의 인쇄회로기판을 제공하고자 한다.

이러한 목적을 달성하기 위하여 본 발명은 반도체 패키지장치의 인쇄회로기판에 있어서, 인쇄회로기판의 외곽에 일정 간격으로 배치된 다수개의 로케이션 홀에서 도금된 내측벽과, 도금된 내측벽에서 상/하 수평으로 연장된 금속 패턴을 갖는 정전기 방전 패턴을 구비하며 정전기 방전 패턴의 금속 패턴은 인쇄회로기판의 접지 패턴과 연결된 것을 특징으로 한다.

도 1a 및 도 1b는 일반적인 BGA 반도체 패키지장치의 인쇄회로기판의 평면도 및 수직 단면도를 나타낸 도면,

도 2a 및 도 2b는 도 1의 인쇄회로기판에 형성된 로케이션 홀의 수직 단면도 및 평면도,

도 3은 본 발명의 일 실시예에 따른 BGA 반도체 패키지장치의 인쇄회로기판을 나타낸 도면,

도 4a 및 도 4b는 도 3의 인쇄회로기판에 형성된 로케이션 홀의 수직 단면도 및 평면도,

도 5a 및 도 5b는 본 발명에 따른 인쇄회로기판을 이동하고 위치를 확인할 때 로케이션 홀의 정전기 방전 패턴에서 정전기를 방전하는 예를 설명하기 위한 도면들.

＜도면의 주요부분에 대한 부호의 설명＞

100 : 인쇄회로기판 102 : BGA 솔더볼 패턴

104 : 가이드 홀 패턴 106 : 로케이션 홀

107 : 로케이션 홀과 솔더 절연막 사이의 경계

108 : 정전기 오픈 패턴 110 : 수지층

112 : 금속 패턴 114 : 솔더 절연막

162a : 로케이션 홀의 도금된 내측벽

162b : 로케이션 홀의 금속 패턴

1062 : 정전기 방전 패턴

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.

도 3은 본 발명의 일 실시예에 따른 BGA 반도체 패키지장치의 인쇄회로기판을 나타낸 도면이다. 도 4a 및 도 4b는 도 3의 인쇄회로기판에 형성된 로케이션 홀의 수직 단면도 및 평면도이다.

본 발명의 실시예는 BGA 반도체 패키지장치의 인쇄회로기판(100)을 예로 든다. 도 3을 참조하면, 인쇄회로기판(100)의 표면에는 다수개의 BGA 솔더볼 패턴(102)과, 솔더볼 패턴(102) 외곽에 형성된 다수개의 가이드 홀 패턴(104)과,기판의 가로 방향으로 소정 거리 이격되고, 홀 내측과 모서리 상단에 정전기 방전 패턴을 갖는 다수개의 로케이션 홀(106)과, 기판의 가로 방향으로 형성된 다수의 정전기 오픈 패턴(108)이 형성되어 있다.

도 4a 및 도 4b를 참조하면, 본 발명에 따른 인쇄회로기판(100) 수직 구조는 종래와 마찬가지로 기판 중간에 위치한 열경화성 수지층(110)과, 수지층(110)의 상/하면에 소정의 회로패턴을 이루는 금속 패턴(112)과, 금속 패턴(112)이 형성된 수지층(110) 상/하면을 덮는 솔더 절연막(114)으로 구성되고, 솔더볼 패턴(102)과 가이드 홀 패턴(104)은 인쇄회로기판(100)의 수지층(110) 및 절연막(114)내 비아홀을 관통해서 형성되고, 전기 오픈 패턴(108)은 절연막(114)이 제거되어 금속 패턴(112)이 드러나게 된다.

다만, 종래 기술과 다르게 본 발명은 로케이션 홀(106)의 구조가 다르다. 즉, 본 발명의 로케이션 홀(106)은 도금된 내측벽(162a)과, 도금된 내측벽(162a)에서 상/하 수평으로 연장된 금속 패턴(162b)을 갖는 정전기 방전 패턴(1062)을 구비한다. 이때, 정전기 방전 패턴(1062)은 인쇄회로기판(100)의 일반 금속 패턴(112) 형성시 홀의 상부와 하부에 같이 정전기 방전용 금속 패턴(162b)을 형성하고, 홀 내벽에 무전해 도금을 실시하여 도금된 내측벽(162a)을 형성한다. 여기서, 본 발명의 로케이션 홀(106)의 상부/하부 경계면에는 금속 패턴(162b)이 링 형태로 둘러싸여 있어 솔더 절연막(114)이 로케이션 홀로 넘쳐 홀의 구경이 축소되는 것을 막는 역할도 한다.

그리고, 본 발명의 로케이션 홀(106)은 드릴 비트로 홀 가공시 홀 내벽에 도금되는 것을 고려하여 설정된 디자인룰의 규격보다 20∼40㎛ 정도 크게 가공한다.

한편 도면에 도시되어 있지 않지만, 본 발명의 로케이션 홀(106)에 형성된 정전기 방전 패턴(1062)의 상부 또는 하부 금속 패턴(162b)은 인쇄회로기판(100)의 접지 패턴과 연결해서 정전기를 방전한다.

도 5a 및 도 5b는 본 발명에 따른 인쇄회로기판을 이동하고 위치를 확인할 때 로케이션 홀의 정전기 방전 패턴에서 정전기를 방전하는 예를 설명하기 위한 도면들이다.

도 5a를 참조하면, 어셈블리 장비(120)에서 인쇄회로기판(100)을 피딩시 피딩 핀(122)이 기판의 로케이션 홀(106)로 삽입되어 기판을 끌고 프로그래밍된 위치까지 이동한 후에 로케이션 홀(106)로부터 피딩 핀(122)이 빠져나온다. 이러한 기판의 피딩 과정시 본 발명은 인쇄회로기판(100) 표면에서 정전기가 발생하더라도 로케이션 홀(106) 내측에 형성된 정전기 방전 패턴(1062)의 도금된 내측벽(162a)에 의해 피딩 핀(122)과 전기적으로 통전 상태가 되고 도금된 내측벽(162a)에 상/하로 연결된 금속 패턴(162b)이 인쇄회로기판(100)의 접지 패턴으로 정전기를 방전한다. 그러므로, 본 발명은 인쇄회로기판이 이송되면서 발생되는 기판 표면의 정전기가 기판 위에 마운트되어 있는 반도체 칩에 영향을 주기 전에 피딩 핀(122)이 삽입된 로케이션홀(106)의 정전기 방전 패턴(1062)을 통하여 기판의 접지로 빠져나가 정전기로부터 반도체 칩을 안전하게 보호한다.

도 5b를 참조하면, 가공 툴(130)에서 인쇄회로기판(100)의 위치 확인 및 위치 확보시 기판이 로케이션 핀(132)에 의하여 가공 위치로 이동되고, 기계적 방법에 의하여 아래로 하강되어 기판의 로케이션 홀(106)에 로케이션 핀(132)이 삽입되어 기판의 위치를 확인하고 정확한 가공 위치를 확보한다. 이러한 기판의 가공을 위한 위치 확인 및 위치 확보시 본 발명은 인쇄회로기판(100) 표면에서 정전기가 발생하더라도 로케이션 홀(106) 내측에 형성된 정전기 방전 패턴(1062)의 도금된 내측벽(162a)에 의해 로케이션 핀(132)과 전기적으로 통전 상태가 되고 도금된 내측벽(162a)에 상/하로 연결된 금속 패턴(162b)이 인쇄회로기판(100)의 접지 패턴으로 정전기를 방전한다. 그러므로, 본 발명은 인쇄회로기판의 위치를 확인하고 확보하면서 발생되는 기판 표면의 정전기가 기판 위에 마운트되어 있는 반도체 칩에 영향을 주기 전에 로케이션 핀(132)이 삽입된 로케이션홀(106)의 정전기 방전 패턴(1062)을 통해서 기판의 접지로 빠져나가 정전기로부터 반도체 칩을 안전하게 보호한다.

이상 설명한 바와 같이, 본 발명은 인쇄회로기판의 피딩 또는 가이드(위치 확인 및 확보)시 인쇄회로기판의 로케이션 홀에 피딩 핀 또는 로케이션 핀을 삽입해서 기판을 이동하거나 위치 확인/확보할 경우 기판이 이송되면서 발생되는 기판 표면의 정전기가 인쇄회로기판 위에 마운트된 반도체칩에 영향을 미치기 전에 로케이션 홀에 구비된 정전기 방전 패턴에 의해 인쇄회로기판의 접지로 빠져나가므로 결국 정전기로 인한 소자 불량을 방지한다.

그리고 본 발명은 종래 기술에서 정전기 제전용 오픈 패턴을 갖는 기판을 사용할 때와 같은 별도의 장비 수정이나 교체가 필요하지 않아 원가 절감 및 장비 교체에 따른 장비의 다운 시간을 감축할 수 있다.

또한 본 발명은 인쇄회로기판의 제조 공정에서 별도의 추가 공정없이 인쇄회로기판의 금속 패턴의 설계 디자인을 변경해서 로케이션 홀의 정전기 방전 패턴을 제작함으로 별도의 추가 비용이 없다.

또한 본 발명은 인쇄회로기판 내 로케이션 홀의 상부/하부 경계면에 금속 패턴으로 링을 형성함으로써 솔더 절연막이 로케이션 홀로 넘쳐 홀의 구경이 축소되는 것을 막아 패키징 프로세스의 신뢰성을 높인다.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (2)

1. 반도체 패키지장치의 인쇄회로기판에 있어서,

   상기 인쇄회로기판의 외곽에 일정 간격으로 배치된 다수개의 로케이션 홀에서 도금된 내측벽과, 상기 도금된 내측벽에서 상/하 수평으로 연장된 금속 패턴을 갖는 정전기 방전 패턴을 구비하며

   상기 정전기 방전 패턴의 금속 패턴은 상기 인쇄회로기판의 접지 패턴과 연결된 것을 특징으로 하는 정전기 방전 패턴을 갖는 반도체 패키지장치의 인쇄회로기판.
2. 제 1 항에 있어서, 상기 로케이션 홀은 설정된 디자인룰의 규격보다 20∼40㎛ 정도 크게 형성하는 것을 특징으로 하는 정전기 방전 패턴을 갖는 반도체 패키지장치의 인쇄회로기판.