KR20030033615A

KR20030033615A - Ａａｌ2전송장치

Info

Publication number: KR20030033615A
Application number: KR1020010065687A
Authority: KR
Inventors: 최상준
Original assignee: 엘지전자 주식회사
Priority date: 2001-10-24
Filing date: 2001-10-24
Publication date: 2003-05-01

Abstract

본 발명은 AAL2전송장치에 관한 것으로, 특히 VP/VC에 해당되는 셀을 어셈블링하는 과정에서 로직을 최소화하도록 한 AAL2 전송장치에 관한것이다. 이를 위하여 본 발명은 새로운 셀이 생성될때마다, 각 VP/VC에 해당되는 엔드 카운트값을 카운터값과 비교하여 플래그를 셋팅하는 타이머부와; 대기상태에서, 특정 VP/VC에 해당하는 공통부 부계층 (CPS) 패킷이 입력되면, 상기 타이머부의 플래그를 체크하여, 그 체크 결과에 따라 VP/VC에 대한 셀을 생성하는 AAL2전송부를 포함하여 구성한다.

Description

ＡＡＬ2전송장치{AAL2 TRANSMISSION APPARATUS}

본 발명은 AAL2전송장치에 관한 것으로, 특히 VP/VC에 해당되는 셀을 어셈블링하는 과정에서 로직을 최소화하도록 한 AAL2 전송장치에 관한것이다.

일반적으로 ATM방식은, 물리계층,ATM적응계층(이하,AAL이라함),상위계층으로 계층화되어 있는데, AAL계층은 서비스 타입에 따라 AAL1,AAL2,AAL3/4,AAL5로 구분된다.

여기서, 상기 AAL1은 실시간 고정 비트율(CBR) 서비스에 적합한 프로토콜이고, AAL2는 실시간 가변비트율(VBR) 서비스에 적합한 프로토콜이고, AAL3/4는 에러에 민감한 데이터 전송에 적합한 프로토콜이며, AAL5는 고속전송에 적합한 프로토콜이다.

이러한 AAL계층의 프로토콜들은 한꺼번에 지정된 것이 아니고, 기술적으로 합의가 다소 용이한 AAL3/4,AAL5등의 프로토콜이 먼저 정해진 후 실시간 서비스에 대한 요구의 증가와 기술적 진보에 힘입어 점차 AAL1,AAL2프로토콜이 구체화되어 가고 있다.

상기 AAL2프로토콜은 ITU-T SG13에서 연구되어 I.363.2규격으로서 1996면 11월 마드리드안으로 제언되었다.

상기 제안에 따르면, AAL2는 저속이고 지연에 민감한 짧은 패킷들의 응용에서 효율적인 전송을 제공하도록 규정되었는데, 이와같은 AAL2전송기술을 첨부한 도면을 참조하여 설명한다.

상기 AAL2셀의 구조는 도1에 도시된 바와같이, 5바이트의 ATM헤더와, 48바이트의 페이로드로 이루어지고, 상기 페이로드는 1바이트의 시작필드(STF)와,47바이트의 순수 페이로드로 이루어진다.

상기 페이로드는 도2에 도시된 바와같이, 공통부 부계층(Common Part Sublayer) 패킷들이 멀티플렉싱되어 존재한다.

도3은 AAL2 전송장치의 구성을 보인 개략도이다.

AAL2전송부(201)는 채널 식별자(CID)에 대응하는 특정 VP/VC에 해당하는 셀들을 어셈블링하는데, 그 VP/VC에 해당하는 공통부 부계층(CPS) 패킷이 도착하면 새로운 셀을 하나 생성하게 되고, 그 셀의 시작필드(STF)를 생성한 다음, 47바이트의 페이로드에 공통부 부계층(CPS) 패킷을 넣는다.

여기서, 상기 새로운 셀이 생성될때마다, 상기 VP/VC에 해당하는 타이머 (202)를 구동시키게 되고, 이 타이머(202)는 셀의 최대 어셈블링 시간을 제한하는 역활을 수행한다.

상기 타이머(202)는 도4에서 보는 바와같이 , 시간을 카운팅하는 카운터 (301)와, 카운트할 값을 저장하는 레지스터(302)와, 상기 레지스터(302)에 저장된 카운트값과 카운터(301)의 값을 비교하는 비교기(303)와, 상기 비교기(303)의 비교결과를 저장하는 플래그 레지스터(304)로 구성된다.

상기 AA2전송부(201)는 상기 공통부 부계층(CPS) 패킷이 계속 입력되어 페이로드가 다 채워쳐 하나의 AAL2셀이 완성되면, 이를 ATM 영역(204)로 전송하게 되고, 이때 상기 타이머(202)는 리셋된다.

여기서, 상기 공통부 부계층(CPS) 패킷이 계속하여 입력되지 않으면 페이로드를 다 채워지지 않은 상태로 있게 되고, 이때 타이머(202)가 익스파이어(Expire)되면, 상기 AA2전송부(201)는 상기 페이로드의 남은 부분을 '0'으로 채워 패딩 (Padding) 셀을 완성한 다음, ATM영역으로 전송한다.

즉, 상기한 바와같이 무작정 페이로드가 채워질때까지 기다리는게 아니라, 타이머(202)를 구비하여 최대 어셈블링 시간을 제한한다.

여기서, 멀티 VP/VC를 지원하는 AAL2전송장치의 경우, 각 VP/VC에 해당하는 타이머(202)를 가지고 있어야 하며, 각 타이머(202)의 리셋과 익스파이어(Expire)를 제어해야 하고, 타이머(202)의 제한값을 설정해 주어야 한다.

다시 말해서, AAL2전송부(201)는 대기 상태에 있다가, 채널 식별자(CID)에 대응하는 특정 VP/VC에 해당하는 공통부 부계층(CPS) 패킷이 입력되면, 그 공통부 부계층(CPS) 패킷으로 인하여 VP/VC에 새로운 셀이 만들어지는데, 이때 상기 VP/VC에 해당하는 타이머(202)가 구동된다.

상기 AAL2전송부(201)는 셀의 페이로드가 다 채워져 한개의 셀이 완성되면 ATM영역(204)으로 셀을 전송하고, 그 전송시점에 타이머(202)는 AAL2전송부(201)에 의해 리셋된다.

만약, 타이머(202)가 익스파이어(Expire)되면 셀의 나머지 부분은 '0'으로 채워져서 전송되는데, 즉, 비교기(303)는 타이머(202)내의 카운터(301)의 값과 카운트의 제한값을 비교하여, 그 값이 같으면 해당 VP/VC의 플래그 레지스터(304)의값을 '1'로 셋팅하게 되고, 그러면, 상기 AAL2전송부(201)는 상기 플래그를 체크하여 VP/VC에 해당하는 타이머(202)가 익스파이어(Expire)되었음을 체크하여 셀의 나머지 부분을 '0'으로 채워 전송한다.

보다 상세하게 설명하면, 상기 AAL2전송부(201)는, 대기 상태에서, 플래그 레지스터(304)를 계속하여 체크하는 동작을, 입력피포보다 우선순위를 두어 실행하는데, 각 VP/VC에 해당하는 플래그를 차례로 체크하여 익스파이어(Expire)가 되지 않은 경우에는, 그 다음 VP/VC를 체크하게 되고, 익스파이어(Expire)된 경우에는 셀의 나머지 부분을 '0'으로 채워 전송한다.

이후, 모든 VP/VC에 대한 플래그의 체크가 끝나면, 입력피포(203)에서 공통부 부계층(CPS) 패킷을 읽어오는 과정을 반복하게 된다.

상술한 AAL2전송장치는, VP/VC의 갯수가 늘어남에 따라, 타이머의 갯수가 증가하게 되어 면적이 커지게 되고, FPGA나 ASIC으로 설계하는 경우에는 VP/VC의 갯수가 증가함에 따라 설계를 다시 변경해야 하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, VP/VC별로 타이머를 두지 않고, 한개의 타이머를 이용하여 다수의 VP/VC를 처리하도록 한 AAL2 전송장치를 제공함에 그 목적이 있다.

도1은 일반적인 AAL2셀의 구조를 보인 개략도.

도2는 도1에 있어서, 페이로드의 구성을 보인 개략도.

도3은 종래 AAL2전송장치의 구성을 보인 개략도.

도4는 도3에 있어서, 타이머의 구성을 보인 개략도.

도5는 본 발명 AAL2전송장치의 구성을 보인 개략도.

도6은 도5에 있어서, 타이머부의 구성을 보인 개략도.

도7은 도5에 있어서, 각 부분의 타이밍도.

** 도면의 주요부분에 대한 부호의 설명 **

401:AAL2전송부402:타이머부

403:피포404;ATM영역

상기와 같은 목적을 달성하기 위한 본 발명은, 새로운 셀이 생성될때마다, 각 VP/VC에 해당되는 엔드 카운트값을 카운터값과 비교하여 플래그를 셋팅하는 타이머부와; 대기상태에서, 특정 VP/VC에 해당하는 공통부 부계층 (CPS) 패킷이 입력되면, 상기 타이머부의 플래그를 체크하여, 그 체크 결과에 따라 VP/VC에 대한 셀을 생성하는 AAL2전송부를 포함하는 것을 특징으로 한다.

상기 타이머부는, 각 VP/VC에 해당되는 제한 카운트값을 저장하는 제한 카운트 레지스터와; 최초 파워온시 리셋되고,클럭신호를 카운팅하여 그에 따른 카운트값을 출력하는 카운터와; 상기 제한 카운트값과 상기 카운트값을 가산하여 그에 따른 엔드 카운트값을 셋팅하여 저장하는 엔드 카운트 레지스터와; 상기 엔드 카운트 레지스터의 엔드 카운트값과 상기 카운터의 카운팅값을 비교하는 비교기와; 상기 비교기의 출력신호를 플래그로 셋팅하는 플래그 레지스터를 포함하여 구성한 것을 특징으로 한다.

이하, 본 발명에 의한 AAL2 전송장치에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.

도4는 본 발명 AAL2전송장치에 대한 실시예의 구성을 보인 블록도로서, 이에 도시한 바와같이 새로운 셀이 생성될때마다, 각 VP/VC에 해당되는 엔드 카운트값을 카운터값과 비교하여 플래그를 셋팅하는 타이머부(402)와; 대기상태에서, 특정 VP/VC에 해당하는 공통부 부계층(CPS) 패킷이 피포(403)를 통해 입력되면, 상기 타이머부(402)의 플래그를 체크하여, 그 체크 결과에 따라 VP/VC에 대한 셀을 생성하여 이를 ATM영역(404)으로 전송하는 AAL2전송부(401)로 구성한다.

상기 타이머부(402)는 도5에 도시한 바와같이, 각 VP/VC에 해당되는 제한 카운트값을 저장하는 제한 카운트 레지스터(502)와; 최초 파워온시 리셋되고,클럭신호(Timer Clock)를 카운팅하여 그에 따른 카운트값을 출력하는 카운터(501)와; 상기 제한 카운트값과 상기 카운트값을 가산하여 그에 따른 엔드 카운트값을 셋팅하여 저장하는 엔드 카운트 레지스터(503)와; 상기 엔드 카운트 레지스터(503)의 엔드 카운트값과 상기 카운터(501)의 카운팅값을 비교하는 비교기(504)와; 상기 비교기(504)의 출력신호를 플래그로 셋팅하는 플래그 레지스터(505)와; 소정 클럭신호 (Encoder Clock)에 동기되어, 상기 엔드 카운트 레지스터(503)와 플래그 레지스터 (505)의 주소를 지정하기 위한 어드레스신호를 출력하는 엔코더(506)로 구성하며, 이와같은 본 발명의 동작을 설명한다.

먼저, AAL2전송부(401)는, 대기상태로 있으면서, 특정 VP/VC에 해당하는 공통부 부계층(CPS) 패킷이 피포(403)를 통해 입력되면, 타이머부(402)의 플래그를 체크하여, 그 체크 결과에 따라 VP/VC에 대한 셀을 생성하여 이를 ATM영역 (404)으로 전송한다.

여기서, 상기 타이머부(402)는, 새로운 셀이 생성될때마다, 각 VP/VC에 해당되는 엔드 카운트값을 카운터값과 비교하여 플래그를 셋팅한다.

상기 타이머부(402)를 도5를 참조하여 설명한다.

우선, 제한 카운트 레지스터(502)는, 각 VP/VC에 해당되는 제한 카운트값을 저장하고, 카운터(501)는 최초 파워온시 리셋되고,클럭신호(Timer Clock)를 카운팅하여 그에 따른 카운트값을 출력한다.

여기서, 엔드 카운트 레지스터(503)는 상기 제한 카운트 레지스터(502)의 제한 카운트값과 상기 카운터(501)의 카운트값을 가산하여 그에 따른 엔드 카운트값을 셋팅하여 저장한다.

이때, 비교기(504)는, 상기 엔드 카운트 레지스터(503)의 엔드 카운트값과 상기 카운터(501)의 카운팅값을 비교하여, 그에 따라 플래그 레지스터(505)의 해당 번지에 대하여 플래그를 셋팅한다.

즉, 상기 비교기(504)는 엔드 카운트 레지스터(503)의 소정 엔드 카운트값과 카운터(501)의 카운팅값이 일치하면 플래그 레지스터(505)의 플래그를 '1'로 셋팅하고, 엔드 카운트값과 카운터의 카운팅값이 일치하지 않으면 플래그 레지스터 (505)의 플래그를 '0'으로 셋팅한다.

이때, 엔코더(506)는 소정 클럭신호 (Encoder Clock)에 동기되어, 상기 엔드 카운트 레지스터(503)와 플래그 레지스터 (505)의 주소를 지정하기 위한 어드레스신호를 출력한다.

도6의 타이밍도를 참조하여, AAL2전송부(401)의 플래그 체크 동작을 상세하게 설명한다.

우선, 상기 AAL2전송부(401)의 플래그 체크 동작은, 타이머부(402)의 카운터에 입력되는 도6의 (a)와 같은 클럭(Timer Clock)의 한 주기안에 이루어진다.

즉, 엔드 카운트 레지스터(503)와 플래그 레지스터(505)의 첫번째 번지부터 순서대로 라이트되거나 리드되는데, 그 번지의 선택은 엔코더(506)에 의해 자동적으로 이루어진다.

상기 도6의 (a)와 같은 클럭(Timer Clock)의 로우에서 하이로 천이되면,그에따라 AAL2전송부(401)의 플래그 체크 동작이 수행되는데, 클럭(Timer Clock)이 로우에서 하이로 된후, 도6의 (b)와 같은 클럭(Check_OP_Clock)의 두주기가 지나면 플래그 체크가 시작된다.

즉, AAL2전송부(401)는, 각 VP/VC에 해당되는 플래그를 차례대로 체크하여 '1'이면 익스파이어로 인식되면, 셀의 페이로드에 '0'을 넣어 전송하고, 플래그가 '0'이면 그 다음 VP/VC에 해당되는 플래그를 체크한다.

여기서, 상기 플래그 처리 동작을 설명하면, 상기 엔코더(506)는 첫번째 엔드 카운트 레지스터 (503) 및 플래그 레지스터(504)의 번지를 지정하기 위한 어드레스신호를 생성하고, 그 어드레스신호에 따라 첫번째 번지가 인에블되어 그 번지의 값과 카운터(501)의 카운팅값을 비교기(504)에서 비교한다.

상기 비교기(504)의 비교결과, 그 값이 일치하면 '1', 일치하지 않으면 '0'을 프래그 레지스터에 도6의 (c)와 같은 클럭신호(Latch_Clock)에 의해 저장한다.

이후, 엔코더(506)는 두번째 엔드 카운트 레지스터(503) 및 플래그 레지스터 (504)의 번지를 지정하기 위한 어드레스신호를 생성하여, 상술한 저장 동작과 동일하게 저장 동작을 수행한다.

상기 발명의 상세한 설명에서 행해진 구체적인 실시 양태 또는 실시예는 어디까지나 본 발명의 기술 내용을 명확하게 하기 위한 것으로 이러한 구체적 실시예에 한정해서 협의로 해석해서는 안되며, 본 발명의 정신과 다음에 기재된 특허 청구의 범위내에서 여러가지 변경 실시가 가능한 것이다.

이상에서 상세히 설명한 바와같이 본 발명은, VP/VC에 해당하는 타이머를 각각 두는 것이 아니라, 한개의 타이머를 이용하여 멀티 VP/VC를 처리함으로써,VP/VC의 증가에 따라 면적이 늘어나는 단점을 해소함과 아울러 비용절감의 효과가 있고, 또한 VP/VC의 증가에 따른 설계의 변경이 필요하지 않으므로 개발비를 절감하는 효과가 있다.

Claims

새로운 셀이 생성될때마다, 각 VP/VC에 해당되는 엔드 카운트값을 카운터값과 비교하여 플래그를 셋팅하는 타이머부와;

대기상태에서, 특정 VP/VC에 해당하는 공통부 부계층(CPS) 패킷이 입력되면, 상기 타이머부의 플래그를 체크하여, 그 체크 결과에 따라 VP/VC에 대한 셀을 생성하는 AAL2전송부를 포함하는 것을 특징으로 하는 AAL2전송장치.
제1 항에 있어서, 타이머부는,

각 VP/VC에 해당되는 제한 카운트값을 저장하는 제한 카운트 레지스터와;

최초 파워온시 리셋되고,클럭신호를 카운팅하여 그에 따른 카운트값을 출력하는 카운터와;

상기 제한 카운트값과 상기 카운트값을 가산하여 그에 따른 엔드 카운트값을 셋팅하여 저장하는 엔드 카운트 레지스터와;

상기 엔드 카운트 레지스터의 엔드 카운트값과 상기 카운터의 카운팅값을 비교하는 비교기와;

상기 비교기의 출력신호를 플래그로 셋팅하는 플래그 레지스터를 포함하는 것을 특징으로 하는 AAL2전송장치.
제2 항에 있어서, 소정 클럭신호에 동기되어, 엔드 카운트 레지스터와 플래그 레지스터의 주소를 지정하기 위한 어드레스신호를 출력하는 엔코더를 더 포함하는 것을 특징으로 하는 AAL2전송장치.
제2 항에 있어서, 비교기는

엔드 카운트값과 카운터의 카운팅값을 비교하여 상기 두값의 동일여부에 따라 다른 출력값을 갖는 것을 특징으로 하는 AAL2전송장치.
제1 항에 있어서, AAL2전송부는

각 VP/VC에 해당되는 플래그를 순차적으로 체크하여 플래그값에 따라 전송여부를 결정하는 것을 특징으로 하는 AAL2전송장치.