KR0134289B1

KR0134289B1 - 비동기식 전달 모드 셀 헤더의 에러를 체크하는 장치

Info

Publication number: KR0134289B1
Application number: KR1019940023313A
Authority: KR
Inventors: 윤성욱
Original assignee: 배순훈; 대우전자주식회사
Priority date: 1994-09-15
Filing date: 1994-09-15
Publication date: 1998-04-27

Abstract

본 발명은 고속으로 ATM 셀 헤더의 에러를 체크하도록하기에 적합한 비동기식 전달 모드 셀 헤더의 에러를 체크하는 장치에 관한 것으로, ATM과 같은 고속 통신망에 있어서 종래 기술의 ATM 셀 헤더의 에러 체크 속도는 느렸으나, 본 발명에서는 1클록의 ATM 셀 헤더의 4바이트 즉, 32비트를 에러 체크해서 1바이트의 헤더 오류 제어 신호를 출력함으로써 셀 헤더의 에러 체크 속도가 매우 빠르므로 상기 결점을 개선시킬 수 있는 것이다.

Description

비동기식 전달 모드 셀 헤더의 에러를 체크하는 장치

도면은 본 발명에 따른 비동기식 전달모드 셀 헤더의 에러를 체크하는 장치의 일 실시예를 나타낸 블록도.

*도면의 주요부분에 대한 부호의 설명*

10내지 40 : 제1 내지 제4 저장부,

50 내지 120 : 제1 내지 제8 배타적 논리합 게이트,

130 : 배타적 논리합 연산부

본 발명은 비동기식 전달 모드 (Asynchronous Transfer Mode; 이하, ATM이라 칭한다) 셀 헤더(Cell Header)의 에러를 체크하는 장치에 관한 것으로 특히, 고속으로 ATM 셀 헤더의 에러를 체크하도록하기에 적합한 비동기식 전달 모드 셀 헤더의 에러를 체크하는 장치에 관한 것이다.

AMT 셀 헤더란 비동기식 시분할 다중화(ATDM)된 정보 흐름 내에 존재하는 ATM 셀들 중 동일한 가상 채널에 속하는 셀들을 식별하기 위한 것으로, 가상 경로 식별 번호(Virtual Path Identifier; VPI)/가상 채널 식별 번호(Virtual Channel Identifier; VCI)를 이용하여 셀들을 식별한다.

이때, 가상 경로는 일정한 경로를 공유하는 가상 채널들의 다발을 의미하고, ATM 셀 헤더는 그 밖의 유료 부하 형태(Payload Type; PT)를 구분해 주고, 셀 포기 순위(Cell Loss Priority; CLP)를 표시해주며, 헤어 오류 제어(Header Error Control; HEC) 기능을 제공한다.

그리고, 사용자 망 접면(User Network Interface; UNI)에서는 셀 헤더에 일반 흐름 제어(Generic Flow Control; GFC) 기능도 추가로 제공한다.

상기에서 사용된 각 용어의 정의를 간단히 설명하면 다음과 같다.

비동기식 전달 모드: 광대역 종합 정보 통신망(BISDN)을 구현하기 위한 통신 방식으로, 비동기식 전달 모드는 비동기식 시분할 다중화(Asynchronous Time Division Multiplexing; ATDM)을 사용하는 특수한 형태의 패킷형 전달 방식이다.

ATM 셀; 광대역 종합 정보 통신망(BISDN)에서는 일정한 크기를 갖는 패킷들의 연속적인 흐름에 의해서 정보가 전달되는데, 이 고정된 크기의 패킷들을 ATM 셀이라 하며, ATM 셀의 크기는 53바이트인데, 이것은 5바이트의 헤더와 48바이트의 유료 부하 공간으로 구분된다.

가상 경로 식별 번호: ATM 셀들 중 동일한 가상 경로에 속하는 셀들을 식별하기 위한 것.

가상 채널 식별 번호: ATM 셀들 중 한 가상 경로 중에서 동일한 가상 채널에 속하는 셀들을 식별하기 위한 것.

이와 관련하여, ATM과 같은 고속 통신망에 있어서 종래 ATM 셀 헤더의 에러 체크 속도는 느리다.

본 발명은 이와 같은 종래 기술의 결점을 해결하기 위하여 안출한 것으로, 고속의 ATM 통신망에 있어서 ATM 셀 헤더의 에러를 고속으로 체크할 수 있는 ATM 셀 헤더의 에러를 체크하는 장치를 제공하는데 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명은 ATM 셀 헤더에 따른 4바이트의 데이터를 1바이트씩 차례로 인가 받아 각각 생성 다항식으로 나누어 떨어지도록 각 바이트에 각 잉여 데이터를 각각 붙이는 제1,제2,제3,제4 저장부와, 제1,제2,제3,제4 저장부의 데이터를 배타적 논리합 연산하여 ATM 셀 헤더의 5번째 바이트에 삽입하기 위한 헤더 오류 제어 신호를 출력하는 배타적 논리합 연산부로 이루어지는 것을 특징으로 한다.

여기서, 상기 배타적 논리합 연산부는 각 제1,제2,제3,제4 저장부의 각 같은 위치의 비트 출력마다에 대해서 각각 배타적 논리합 연산하는 제1-제8 배타적 논리합게이트(Exclusive-OR gate)로 이루어지는 것을 특징으로 한다. 이하, 이와 같은 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.

첨부된 도면을 참조하면, 첨부된 도면은 본 발명에 따른 비동기식 전달 모드 셀 헤더의 에러를 체크하는 장치의 일 실시예를 나타낸 블록도로, ATM 셀 헤더에 따른 4바이트의 데이터를 1바이트씩 차례로 인가 받아 각각 생성 다항식으로 나누어 떨어지도록 각 바이트에 각 잉여 데이터를 각각 붙이는 제1,제2,제3,제4 저장부(10,20,30,40)와, 제1,제2,제3,제4 저장부(10,20,30,40)의 데이터를 배타적 논리합 연산하여 ATM 셀 헤더의 5번째 바이트에 삽입하기 위한 헤더 오류 제어 신호를 출력하는 배타적 논리합 연산부(130)로 이루어진다.

여기서, 상기 배타적 논리합 연산부(130)는 각 제1,제2,제3,제4 저장부(10,20,30,40)의 각 같은 위치의 비트 출력마다에 대해서 각각 배타적 논리합 연산하는 제1,제2,제3,제4,제5,제6,제7,제8 배타적 논리합 게이트(50,60,70,80,90,100,110,120)로 이루어진다.

이와 같이 이루어지는 본 발명을 보면 먼저, 각 제1,제2,제3,제4 저장부(10,20,30,40)는 각각 롬(Read Only Memory; ROM)으로 이루어져, 각각 ATM 셀 헤더에 따른 4바이트의 데이터를 1바이트씩 차례로 인가 받아 각각 생성 다항식으로 나누어 떨어지도록 각 바이트에 각 잉여 데이터를 각각 붙인다.

다음 배타적 논리합 연산부(130)는 각 제1,제2,제3,제4 저장부(10,20,30,40)의 데이터를 배타적 논리합 연산하여 ATM 셀 헤더의 5번째 바이트에 삽입하기 위한 1바이트의 헤더 오류 제어 신호를 출력한다.

즉, 53바이트로 이루어지는 ATM 셀에 있어서 처음의 4바이트는 셀 헤더 부분이며, 이어지는 1바이트는 헤더 오류 제어 신호에 해당하는데 통상적으로 이와 같은 5바이트를 헤더라고 한다.

여기서, 상기 배타적 논리합 연산부(130)의 각 제1,제2,제3,제4,제5,제6,제7,제8 배타적 논리합 게이트(50,60,70,80,90,100,110,120)는 각 제1,제2,제3,제4 저장부(10,20,30,40)의 각 같은 위치의 비트 출력마다에 대해서 각각 배타적 논리합 연산한다.

이상에서 설명한 바와 같이 본 발명은 1클록에 ATM 셀 헤더의 4바이트 즉, 32비트를 에러 체크해서 1바이트의 헤더 오류 제어 신호를 출력함으로써 셀 헤더의 에러 체크 속도가 매우 빠르므로 고속의 통신망에 무리없이 적용시킬 수 있는 효과가 있다.

Claims

ATM 셀 헤더에 따른 4바이트의 데이터를 1바이트씩 차례로 인가 받아 각각 생성 다항식으로 나누어 떨어지도록 각 바이트에 각 잉여 데이터를 각각 붙이는 제1,제2,제3,제4 저장부(10,20,30,40); 상기 제1,제2,제3,제4 저장부(10,20,30,40)의 데이터를 배타적 논리합 연산하여 ATM 셀 헤더의 5번째 바이트에 삽입하기 위한 1바이트의 헤더 오류 제어 신호를 출력하는 배타적 논리합 연산부(130)를 포함하되, 상기 배타적 논리합 연산부(130)는 상기 각각의 제1,제2,제3,제4 저장부(10,20,30,40)의 각 같은 위치의 비트 출력마다에 대해서 각각 배타적 논리합 연산하는 제1,제2,제3,제4,제5,제6,제7,제8 배타적 논리합 게이트(50,60,70,80,90,100,110,120)를 포함하는 것을 특징으로 하는 비동기식 전달 모드 셀 헤더의 에러를 체크하는 장치.