KR20030033005A - 회로 장치 및 데이터 전달 방법 - Google Patents

Abstract

본 발명의 회로 장치는 FIFO 회로의 전류 저장 레벨을 검출하고 이에 대해 다양한 옵션으로 응답하는 CPU를 사용함으로써 UART 칩의 FIFO 회로를 통한 데이터를 처리함으로써 CPU 효율을 개선한다. 일 실시예에서, 상기 회로 장치는 FIFO 회로 및 상기 FIFO 회로의 전류 저장 용량의 함수로서 변하는 N 비트 가변 이진 신호를 생성하는 산술 로직 유닛(ALU)을 포함하는 UART (Universal Asynchronous Receiver/Transmitter: 범용 비동기화 송수신기) 칩을 포함한다. 또한, 상기 회로 장치는 상기 UART 칩과 통신적으로 결합되어, 상기 N 비트 가변 이진 신호를 판독하고 이에 응답하여 상기 FIFO 회로를 통한 데이터 흐름을 제어하는 제어 회로를 더 포함한다.

Description

회로 장치 및 데이터 전달 방법{A CIRCUIT ARRANGEMENT AND METHOD FOR IMPROVING DATA MANAGEMENT IN A DATA COMMUNICATIONS CIRCUIT}

대부분의 디지털 회로는 보다 효율적인 데이터 처리를 제공하기 위해 데이터를 병렬로 처리한다. 또한, 수 많은 디지털 디바이스들은 종종 전화 또는 LAN 라인을 통해 중계국에 접속되는, 디바이스로부터 떨어진 위치에서 디바이스로 그리고 디바이스로부터 상기 위치로 데이터를 보내기 위한 직렬 포트를 사용한다. UART는 디지털 데이터의 병렬 대 직렬 변환을 수행하는 디지털 디바이스이다. UART는 수신된 데이터를 로컬 CPU(local CPU)와 같은 병렬 I/O 디바이스와, POTS 모뎀, 이더넷 디바이스, 및 다른 통신 디바이스와 같은 직렬 I/O 디바이스 간에서 변환함으로써 병렬 형태와 직렬 형태 간에서 통신한다. 대부분의 통상적인 UART는 선택된 보 레이트(a selected baud rate)로 동작하도록 프로그램될 수 있으며, 보다 최신의 UART는 기술이 발전함에 따라 보다 큰 FIFO 깊이 및 개선된 흐름 제어(가령, 내부 FIFO가 채워지거나 비워지는데 요구되는 재실행 및 대기의 수가 보다 작아짐)로 인해 상당한 정도로 보다 효율적으로 통신을 처리할 수 있다.

UART 디바이스는 통상적으로 두 개의 소프트웨어 모드 중 하나의 모드로, 즉 폴링 모드(polled mode) 또는 차단 모드(interrupt mode) 중 하나의 모드로 동작한다. 폴링 모드에서, 소프트웨어는 판독 또는 기록 동작이 필요한지의 여부를 결정하기 위해 내부 레지스터를 주기적으로 모니터링한다. 차단 모드에서, 소프트웨어는 차단 이벤트가 특정 레지스터로의 판독 또는 기록을 트리거하는 것을 대기한다. 이들 애플리케이션에서 사용된 기능들을 모니터링하는 대부분의 소프트웨어는 직렬 통신 포트 데이터를 포함하는 수신 및 송신 FIFO와 관련된다. 데이터를 수신 또는 송신할 시기임을 소프트웨어에게 표시하는, 각각의 FIFO에 대한 트리거 레벨이 통상적으로 규정된다. 불행하게도, 트리거 레벨에 도달하는 시간과 소프트웨어를 사용하여 CPU로 하여금 FIFO 내의 데이터를 판독 또든 송신하게 하는 시간 간의 대기 시간이 매우 커서 데이터 처리 시에 데이터를 손실할 수 있다.

발명의 개요

본 발명의 다양한 측면들은 UART 칩의 FIFO 회로를 통한 데이터 흐름을 제어하는데 있어서 CPU 효율 개선을 용이하게 하는 것에 관한 것이다. 본 발명은 다수의 구현 및 응용으로 구체화되며, 이들 응용 및 구현들은 이하에 요약된다.

본 발명의 실시예에 따라, 회로 장치는 N 비트 가변 이진 신호를 생성하는산술 로직 유닛(ALU) 및 FIFO을 갖는 UART 칩를 포함하며, 여기서 상기 이진 신호는 FIFO 회로의 전류 저장 용량의 함수로서 변한다. 상기 회로 장치는 상기 UART 칩과 통신적으로 결합되어 N 비트 가변 이진 신호를 판독하고 이에 응답하여 FIFO 회로를 통한 데이터 흐름을 제어하는 제어 회로를 더 포함한다.

본 발명의 보다 특정한 구현은 FIFO 회로 내의 저장 용량의 변하는 레벨에 응답하여, FIFO 회로를 통한 데이터 흐름을 제어할 시기를 결정하거나 FIFO 회로를 통한 데이터 흐름을 즉시 제어할지의 여부를 결정함으로써, FIFO 회로를 통한 데이터 흐름을 제어하는 CPU를 사용한다. 다른 예시적인 구현에서, CPU는 UART 칩을 다음에 폴링하도록 명령하는데 사용되는 이전에 프로그램된 파라미터를 FIFO 회로 저장 용량 레벨에 응답하여 조절한다.

상기 요약은 본 발명의 각각의 서술된 실시예 또는 모든 구현을 기술하지는 않는다. 다음의 도면 및 상세한 설명 부분이 이들 실시예들을 보다 구체화한다.

본 발명은 첨부 도면과 함께 본 발명의 다양한 실시예의 다음의 상세한 설명을 고려하게 되면 보다 완전하게 이해될 것이다.

본 발명은 전반적으로 데이터 통신 회로에 관한 것이며, 특히 다양한 CPU 및 주변 장치와 함께 사용되는 개선된 데이터 처리 기능을 갖는 UART (Universal Asynchronous Receiver/Transmitter: 범용 비동기화 송수신기)에 관한 것이다.

도 1은 본 발명의 실시예에 따른, UART 칩을 포함하는 다수의 집적 회로 디바이스로 구성된 장치의 블록도,

도 2는 본 발명의 실시예에 따른, 도 1의 회로 블록 중의 하나의 도면.

본 발명은 다양한 수정 및 다른 형태로 변경될 수 있으며, 본 발명의 세부적인 사항은 도면에서 예시적으로 도시되었으며 이제 상세하게 설명될 것이다. 그러나, 본 발명은 상술된 특정 실시예로만 한정되는 것이 아니다. 이와 달리, 본 발명은 첨부된 청구 범위에 의해 규정된 바와 같은 본 발명의 사상 및 범위 내에 포함되는 모든 수정 및 변경을 포함한다.

본 발명은 전반적으로 FIFO 회로의 전류 저장 용량을 검출하여 이 검출된 전류 저장 용량에 대해 다양한 옵션으로 응답하는 CPU 장치를 사용하여 UART 칩의 FIFO 회로를 통한 데이터를 처리할 시에 CPU 효율을 개선하는데 그의 방향성이 있다. 본 발명의 일 실시예에서, CPU는 FIFO 회로로부터 판독되거나 상기 회로로 기록되는 바이트의 정확한 수를 실시간으로 결정한다. 본 발명의 다양한 실시예들은 FIFO 레지스터의 판독 및 기록 동안 CPU가 수신 상태 비트 및 송신 상태 비트를 모니터링하지 않을 시에 유리한 이점을 갖는 애플리케이션에서 특히 유용하다. 본 발명은 상기 디바이스로만 한정되는 것이 아니며, 본 발명의 다양한 측면은 상기와 같은 적용을 이용하는 다양한 실시예에 대한 설명으로부터 이해될 것이다.

본 발명의 실시예에 따라, 회로 장치는 FIFO 회로와, 이 FIFO 회로의 전류 저장 용량을 모니터링하는 모니터링 회로를 갖는 UART 칩을 포함한다. 상기 회로 장치는 FIFO 회로의 전류 저장 용량 정보를 처리하고 이 처리된 전류 저장 용량 정보에 응답하여 상기 FIFO 회로를 통한 데이터 흐름을 제어하는 제어 회로를 더 포함한다. 한 특정 실시예에서, 상기 모니터링 회로는 FIFO 회로의 송신/수신 FIFO레지스터의 비어있는 또는 차있는 레지스터 로케이션(empty or full register locations)의 수를 표시하는 N 비트 가변 이진 신호를 생성하는 산술 로직 유닛(ALU)을 포함한다. 상기 제어 회로는 UART 칩을 폴링하며 이진 신호를 판독하는 CPU를 포함하며, 상기 이진 신호는 FIFO 회로의 송신/수신 FIFO 레지스터의 저장 용량을 표시한다.

다른 특정 실시예에서, 상기 회로 장치는 특정 임계 (또는 트리거) 레벨 표시자를 갖는 수신 및/또는 송신 FIFO를 포함한다. 임계 레벨 (이상의 또는 이하의) 범위 내의 M 바이트인 지점까지 FIFO가 채워지게 되면, 상기 UART 칩 내부의 ALU는 상기 임계 레벨 이상 또는 이하의 FIFO 로케이션의 정확한 수를 표시하는 N 비트 신호를 생성한다. 이 N 비트 신호는 FIFO의 어느 정도의 중간 레벨에서의 레벨에 대해 채워진/비어있는 양을 표시하는 포지티브 이진 수 또는 네거티브 이진 수를 나타내도록 구현될 수 있거나, FIFO의 완전하게 채워진 상태, FIFO의 과잉 상태 또는 FIFO의 비어있는 상태에 대해 채워진/비어있는 양을 표시하는 이진 수를 나타내도록 구현될 수도 있다.

중간 레벨 FIFO 표시자를 사용하는 상기의 구현에서, 64 바이트 깊이의 수신 FIFO은 채워지는 레벨이 16 바이트가 되는 임계(또는 트리거) 레벨을 가지며 N 비트 특정 임계 레벨 표시자를 가지며, 여기서 N는 4와 동일하며, 상기 표시자는 CPU에게 수신 FIFO가 16 바이트 임계치의 8 바이트 범위 내에서 채워지는 시기를 표시한다. 이로써, CPU가 FIFO가 9 바이트를 저장할 때 FIFO를 폴링한다면, 상기 4 비트 특정 임계 레벨 표시자는 "0111"을 판독하여 7(16-9)을 나타낸다. 이 경우에,수신 FIFO가 곧 임계 레벨에 도달할 것임을 CPU가 인식하는 것에 응답하여, CPU는 9 바이트 중 몇 바이트 또는 모든 바이트를 판독함으로써 즉시 FIFO를 오프 로드(off-load)하는 것을 판독할 수 있거나, 신속하게 수행될 수 있는 다른 임박한 작업이 존재한다면, CPU는 그 작업을 수행한 다음에 FIFO가 채워지거나 과잉되기 전에 FIFO 내의 모든 바이트 또는 몇 개의 바이트를 판독하는 작업으로 즉시 복귀할 수 있다. CPU는 FIFO 회로의 저장 용량에 대한 정보를 연속적으로 수신하고 있기 때문에, CPU는 FIFO 회로를 통한 데이터 흐름을 능동적으로 모니터링 및 제어하면서 상기 작업을 보다 신중하게 수행하도록 프로그램될 수 있다.

도 1은 본 발명의 실시예에 따라 구성된 UART 칩을 포함하는 집적 회로 디바이스의 장치(10)의 블록도이다. 이 실시예에서, 장치(10)는 모뎀(12)으로 전송되거나 모뎀으로부터 수신된 직렬 데이터(14)를 처리한다. 상기 직렬 데이터(14)는 선택된 클록 레이트에서 UART 칩(20)의 FIFO 회로(22)를 통과한다. 장치(20)는 병렬 데이터 버스(30)를 통해 UART 칩(20)과 통신하기 위한 데이터 및 제어 신호, 어드레스를 제공하는 메모리 관리 유닛(도시되지 않음)을 갖는 CPU(40)를 더 포함한다. CPU(40) 및 UART 칩(20)은 둘 다 클록 회로(50)로부터의 클록 신호에 응답한다.

이 실시예에서, FIFO 회로(22)는 입력 직렬 데이터를 전달하는 직렬 통신 회로(22a)를 포함하며, CPU(40)로부터 입력되는 병렬 데이터를 전달하는 병렬 데이터 출력 회로(도시되지 않음)를 포함한다. UART 칩(20)은 FIFO 회로(22)의 전류 저장 용량의 함수로서 변하는 N 비트 가변 이진 신호를 생성하는 ALU(24)를 더 포함한다. N 비트 표시 회로(60)는 ALU(24)로부터 이진 신호를 수신하고 FIFO 회로(22)의 저장 상태 상황을 CPU(40)에 전송한다. CPU(40)가 응답하는 저장 상태 상황은 FIFO 회로 내의 비어있는/차있는 송신 레지스터 로케이션의 정확한 수, FIFO 회로 내의 비어있는/차있는 수신 레지스터 로케이션의 정확한 수, FIFO 회로(22)에 의해 제공된 임계치 표시자(도시되지 않음)에 대한 송신/수신 레지스트 로케이션의 정확한 수 또는 FIFO 회로 내의 비어있는/차있는 로케이션의 수가 임계 레벨을 초과하는지의 여부를 포함한다.

CPU(40)는 일반적으로 N 비트 표시 회로(60)에 의해 표시된 상태 조건들 중 어느 하나의 함수로서 FIFO 회로(22)를 통한 데이터 흐름을 제어한다. 한 실시예에서, 바이트의 수가 프로그램된 트리거 레벨에 도달한 후에도 증가할지라도, CPU(40)는 FIFO 회로(22)의 수신 FIFO 레지스터 내에 포함된 바이트의 정확한 수를 판독한다. 본 발명과 함께, 트리거 이벤트에 도달한 후에도 추가적인 직렬 바이트를 수신 또는 송신하는 높은 CPU 대기 시간을 갖는 시스템의 CPU는 상기 추가적인 직렬 바이트가 판독되거나 전송될 수 있는지의 여부를 결정하기 위해 상기 표시 회로(60)를 리뷰(review)하도록 프로그래밍가능하다.

다른 실시예에서, CPU(40)는 이 CPU(40)가 이진 신호를 판독하여 이 판독한 이진 신호에 응답하여 FIFO 회로(22)를 통한 데이터 흐름을 제어하는 시기를 결정하고, FIFO 회로를 통한 데이터 흐름을 즉시 제어할지의 여부를 결정하며, UART 칩을 다음에 폴링하도록 명령하는데 사용되는 이전에 프로그램된 파라미터를 조절하게 되는, 상기 이진 신호를 ALU(24)가 생성하도록 상기 UART 칩(20)을 폴링한다.

또 다른 실시예는 CPU 대기 시간 문제에 관한 것이다. 통상적으로, UART는 사전결정된 트리거 레벨 N이 수신 FIFO 내에서 도달될 때 차단을 생성한다. 차단 처리기 루틴 대기 시간(interrupt handler routine latency)(즉, CPU로 하여금 차단을 제공하도록 하는데 필요한 시간)이 크다면, 몇 개의 문자 M 개가 FIFO에 의해 수신될 수 있다. FIFO 레벨이 "실시간"이며 CPU에 대해 사용가능할 때에는 UART FIFO는 CPU로 하여금 통상적으로 N 바이트만을 판독하도록 허용할 뿐만 아니라 N+M 개의 문자를 판독하도록 허용한다. 이러한 기능은 또한 통상적인 하드웨어 상태 머신 로직을 사용하여 구현될 수도 있다.

도 2에서, 회로 장치(100)는 본 발명의 실시예에 따른, 도 1의 UART 칩(20)의 확대된 구현을 도시한다. 이 실시예에서, 장치(100)는 직렬 통신 회로(22a)를통해 데이터를 처리하는 송신 FIFO(102)와 수신 FIFO(112)을 포함한다. FIFO(102,112)는 판독 및 기록 포인터(104,114)의 세트 상에서 산술 연산을 제공함으로써 FIFO 회로(22)의 전류 저장 용량을 CPU(40)에게 제공한다. 산술 로직 유닛(106,116) 각각은 판독 및 기록 포인터(104,114)의 로케이션의 함수로서 N 비트 가변 이진 신호를 생성한다. 본 실시예에서, CPU(40)는 ALU(106,116)으로부터 그리고 이어서 송신 제어 레지스터(108) 및 수신 제어 레지스터(118)로부터 그리고 병렬 버스(30)를 통해 FIFO 회로(22)의 전류 저장 용량을 수신한다. FIFO(102,112)의 저장 용량 레벨이 변하기 때문에, CPU(40)는 제어 레지스터(108,118)로부터 변화 정도의 표시를 수신한다. 상술된 바처럼, CPU(40)는 FIFO 회로(22)의 검출된 저장 레벨에 따라(가령, 제어 레지스터(108,118) 내의저장 용량의 양에 따라) FIFO 회로(22)를 통한 데이터 흐름을 제어하기 위한 다양한 옵션을 갖는다.

다른 실시예에서, CPU(40)는 제어 레지스터(108)를 통해 ALU(106)로부터 N 비트 가변 이진 신호를 수신하자마자 FIFO(102)의 저장 용량을 검출한다. 이 실시예에서, 송신 FIFO(102)는 64 바이트 깊이를 가지며 임계 레벨은 32 바이트이다. FIFO(102)의 전류 저장 용량에 응답하여, ALU(106)은 임계 레벨이 초과될 때에는 양수를 생성하며 저장 용량이 임계 레벨 이하일 때에는 음수를 생성하며 저장 용량이 임계 레벨과 동일할 때에는 제로를 생성하는데, 이러한 수들은 각각 FIFO(102)의 저장 상태 상황을 표시한다. 이 실시예에서, FIFO(102)가 38 바이트에서 존재할 때, 임계 레벨보다 6 바이트(즉,0110) 만큼 초과하는 것이고 CPU(40)는 이에 응답하여 38 바이트를 FIFO(102)로 기록한다. 관련 실시예에서, FIFO(102)가 31 바이트에서 존재하면, 이 레벨은 임계 레벨보다 1 바이트 아래에 존재하는 것이며, CPU(40)는 이에 응답하여 31 바이트를 FIFO(102) 내에 기록한다. 관련 실시예에서, CPU(40)는 FIFO(102)에 기록하기 이전에 FIFO(102)가 트리거 레벨에 도달할 때까지 대기함으로써 응답한다.

상술된 실시예들은 상술된 동작을 포함하는 상업적으로 입수가능한 UART 디바이스를 수정함으로써 구현될 수 있다. 이와 같이 상업적으로 입수가능한 구성 요소 및 이들의 동작 모드에 대한 다른 세부 사항에 대해서는, UART 부분 번호 SCC2691AC1A28 및 UART 부분 번호 SC26C92A1A에 대해, 제품 명세서 No. 853-1585-23061(1/31/00) 및 No.853-1078-19971(9/4/98)를 참조하면 되고, 이들 각각은 필립스 반도체로부터 상업적으로 입수가능하며 각각의 명세서 및 데이터는 본 명세서에서 참조로서 인용된다. 다양한 실시예에서, 상술된 UART 장치는 단일 집적 칩 내에 형성될 수 있거나 개별 구성 요소를 사용하여 구성될 수 있다.

따라서, 본 발명은 송신 및 수신 FIFO 레지스터의 전류 저장 용량 레벨을 수신함에 따라 FIFO 회로를 통한 데이터 흐름을 제어함으로써 UART 칩의 FIFO 회로를 통해 데이터를 처리할 시에 CPU 효율을 개선한다. 본 발명은 몇몇의 특정 실시예를 참조하여 기술되었지만, 다음의 청구 범위에서 제안된 본 발명의 사상 및 범위 내에서 다양한 변경이 존재할 수 있다.

Claims (20)

1. 회로 장치에 있어서,

   FIFO 회로(22) 및 상기 FIFO 회로의 전류 저장 용량의 함수로서 변하는 N 비트 가변 이진 신호를 생성하는 산술 로직 유닛(ALU)(24)을 포함하는 UART (Universal Asynchronous Receiver/Transmitter: 범용 비동기화 송수신기) 칩(20)과,

   상기 UART 칩과 통신적으로 결합되어, 상기 N 비트 가변 이진 신호를 판독하고 이에 응답하여 상기 FIFO 회로를 통한 데이터 흐름을 제어하는 제어 회로(30,40)를 포함하는

   회로 장치.
2. 제 1 항에 있어서,

   상기 FIFO 회로는 상기 FIFO 회로와 직렬 데이터를 통신하는 직렬 통신 회로(22a)와, 상기 FIFO 회로와 병렬 데이터를 통신하는 병렬 데이터 출력 회로를 포함하는

   회로 장치.
3. 제 1 항에 있어서,

   상기 제어 회로는 CPU(40)를 포함하는

   회로 장치.
4. 제 3 항에 있어서,

   상기 CPU는, 이 CPU가 상기 N 비트 이진 신호를 판독하고 이에 응답하여 상기 FIFO 회로를 통한 데이터 흐름을 제어할 시기를 결정하도록, 상기 UART 칩을 폴링하도록 프로그램되는

   회로 장치.
5. 제 3 항에 있어서,

   상기 CPU는, 이 CPU가 상기 N 비트 이진 신호를 판독하고 이에 응답하여 상기 FIFO 회로를 통한 데이터 흐름을 즉시 제어할지의 여부를 결정하도록, 상기 UART 칩을 폴링하도록 프로그램되는

   회로 장치.
6. 제 3 항에 있어서,

   상기 CPU는, 이 CPU가 상기 N 비트 이진 신호를 판독하고 이에 응답하여 상기 UART 칩을 다음에 폴링하도록 명령하는데 사용되는 이전에 프로그램된 파라미터를 조절하도록, 상기 UART 칩을 폴링하도록 프로그램되는

   회로 장치.
7. 제 1 항에 있어서,

   상기 N 비트 가변 이진 신호는 상기 FIFO 회로 내의 비어있는 레지스터 로케이션(empty register locations)의 정확한 수를 표시하는

   회로 장치.
8. 제 1 항에 있어서,

   상기 N 비트 가변 이진 신호는 상기 FIFO 회로 내의 차있는 레지스터 로케이션(full register locations)의 정확한 수를 표시하는

   회로 장치.
9. 제 1 항에 있어서,

   상기 N 비트 가변 이진 신호는 상기 FIFO 회로에 의해 제공된 임계치 표시자에 대한 레지스터 로케이션의 정확한 수를 표시하는

   회로 장치.
10. 제 9 항에 있어서,

    상기 FIFO 회로에 의해 제공된 상기 임계치 표시자는 상기 FIFO 회로 내의 차있는 로케이션의 수가 임계치 레벨을 초과하는지의 여부를 표시하는

    회로 장치.
11. 제 9 항에 있어서,

    상기 FIFO 회로에 의해 제공된 상기 임계치 표시자는 상기 FIFO 회로 내의 비어있는 로케이션의 수가 임계치 레벨을 초과하는지의 여부를 표시하는

    회로 장치.
12. 제 1 항에 있어서,

    상기 UART 칩은 모드 선택 데이터에 의해 선택가능한 다수의 크기 중 하나를 갖는 확장형 FIFO를 포함하는

    회로 장치.
13. 제 1 항에 있어서,

    상기 UART 칩은 모드 선택 데이터에 의해 인에이블(enable)되는 흐름 제어 회로를 포함하는

    회로 장치.
14. 제 1 항에 있어서,

    상기 UART 칩은 모드 선택 데이터에 의해 선택가능한 다수의 크기 중 하나를 갖는 확장형 FIFO를 포함하고,

    상기 UART 칩은 상기 모드 선택 데이터에 의해 인에이블(enable)되며 상기 FIFO의 적어도 하나의 흐름 상태 상황을 표시하는 흐름 제어 회로를 포함하는

    회로 장치.
15. 회로 장치에 있어서,

    FIFO 회로 및 상기 FIFO 회로의 전류 저장 용량의 함수로서 변하는 N 비트 가변 이진 신호를 생성하는 산술 로직 수단을 포함하는 UART 칩과,

    상기 UART 칩과 통신적으로 결합되어, 상기 N 비트 가변 이진 신호를 판독하고 이에 응답하여 상기 FIFO 회로를 통한 데이터 흐름을 제어하는 수단을 포함하는

    회로 장치.
16. FIFO 회로를 포함하는 UART 칩과 CPU를 포함하는 회로 장치의 사용 시에, 상기 FIFO 회로를 통해 데이터를 전달하는 방법에 있어서,

    상기 UART 칩 내부에서, 상기 FIFO 회로의 전류 저장 용량의 함수로 변하는 N 비트 가변 이진 신호를 산술적으로 생성하는 단계와,

    상기 UART 칩과 통신적으로 결합된 CPU를 사용하여, 상기 N 비트 가변 이진 신호를 판독하고 이에 응답하여 상기 FIFO 회로를 통한 데이터 흐름을 제어하는 단계를 포함하는

    데이터 전달 방법.
17. 제 16 항에 있어서,

    상기 N은 2 이하인

    데이터 전달 방법.
18. 제 16 항에 있어서,

    상기 이진 신호는 상기 FIFO 회로의 임계치 저장 레벨에 대해서 변하는

    데이터 전달 방법.
19. 제 16 항에 있어서,

    상기 N 비트 가변 이진 신호는 상기 FIFO 회로의 임계치 저장 레벨에 대한 범위 내의 수를 식별하며, 여기서 상기 범위는 상기 임계치 저장 레벨 이상의 범위와 상기 임계치 저장 레벨 이하의 범위 중 하나가 되는

    데이터 전달 방법.
20. 제 16 항에 있어서,

    상기 N 비트 가변 이진 신호는 상기 FIFO 회로의 임계치 저장 레벨에 대한 범위 내의 수를 식별하며, 여기서 상기 범위는 상기 임계치 저장 레벨에 걸쳐있는 범위가 되는

    데이터 전달 방법.