KR100869901B1 - Ｕａｒｔ 칩을 포함하는 다수의 집적 회로 디바이스로 구성된 장치 - Google Patents

Ｕａｒｔ 칩을 포함하는 다수의 집적 회로 디바이스로 구성된 장치 Download PDF

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Abstract

본 발명의 실시예는 직렬 데이터 통신의 클록 주파수는 그대로 유지되면서 전력 감소 동작 모드로 동작하도록 구성될 수 있는 UART 디바이스를 갖는 다수의 집적 회로 디바이스로 구성된 장치를 포함한다. 일 실시예에서, 상기 장치는 제 1 클록 레이트의 제 1 클록 신호에 의해 구동되는 제 1 집적 회로 디바이스를 포함한다. 상기 장치는 상기 제 1 클록 신호에 응답하여 상기 제 1 집적 회로 디바이스와 통신하도록 접속된 병렬 데이터 버스를 포함한다. 상기 장치는 또한 제 2 클록 신호에 의해 규정되는 제 2 클록 레이트로 직렬 데이터를 전달하는 직렬 통신 회로를 포함하는 UART (Universal Asynchronous Receiver/Transmitter: 범용 비동기화 송수신기) 칩을 포함한다. 상기 UART 칩은 상기 제 1 클록 신호에 응답하여 상기 병렬 데이터 버스와 상기 직렬 통신 회로 간에서 데이터를 전달하는 병렬 버스 인터페이스 회로를 포함한다. 상기 UART 칩은 또한 상기 직렬 통신 회로와 상기 병렬 버스 인터페이스 회로 중 적어도 하나의 동작 상태를 표시하는 상태 데이터를 상기 병렬 데이터 버스로 출력하는 데이터 저장 레지스터 회로를 포함한다. 상기 다수의 집적 회로 디바이스로 구성된 장치는 또한 클록 제어 신호에 응답하여 상기 제 1 클록 레이트를 감소시키는 클록 제어 회로를 포함한다. 상기 제 1 클록 레이트를 감소시킴으로써, 상기 직렬 통신 회로는 상기 제 2 클록 레이트로 직렬 데이터를 계속적으로 전달하면서 동시에 상기 UART 칩은 전력 감소 동작 모드로 동작할 수 있다.

Description

ＵＡＲＴ 칩을 포함하는 다수의 집적 회로 디바이스로 구성된 장치{A POWER FREQUENCY ADJUSTABLE UART DEVICE}
본 발명은 전반적으로 데이터 통신 회로에 관한 것이며, 특히 다양한 CPU 및 주변 장치와 함께 사용되는 전력 감소 모드로 동작가능한 UART (Universal Asynchronous Receiver/Transmitter: 범용 비동기화 송수신기)에 관한 것이다.
대부분의 디지털 회로는 보다 효율적인 데이터 처리를 제공하기 위해 데이터를 병렬로 처리한다. 또한, 수 많은 디지털 디바이스들은 종종 전화 또는 LAN 라인을 통해 중계국에 접속되는, 디바이스로부터 떨어진 위치에서 디바이스로 그리고 디바이스로부터 상기 위치로 데이터를 보내기 위한 직렬 포트를 사용한다. UART는 디지털 데이터의 병렬 대 직렬 변환을 수행하는 디지털 디바이스이다. UART는 수신된 데이터를 로컬 CPU(local CPU)와 같은 병렬 I/O 디바이스와 POTS 모뎀 또는 다른 전송 라인과 같은 직렬 I/O 디바이스 간에서 변환함으로써 병렬 형태와 직렬 형태 간에서 통신한다. 대부분의 통상적인 UART는 선택된 보 레이트(a selected baud rate)로 동작하도록 프로그램될 수 있으며, 보다 최신의 UART는 기술이 발전함에 따라 보다 큰 FIFO 깊이 및 개선된 흐름 제어(가령, 내부 FIFO가 채워지거나 비워지는데 요구되는 재실행 및 대기의 수가 보다 작아짐)로 인해 상당한 정도로 보다 효율적으로 통신을 처리할 수 있다.
UART 디바이스는 통상적으로 외부 회로에 의해 제공되는 클록 신호에 의해 구동되는 타이밍 회로를 갖는다. 이 타이밍 회로는 직렬 통신의 보드 레이트를 설정하는데 사용되며 또한 UART 디바이스의 내부 로직을 위한 타이밍 소스이다. 보드 레이트는 통상적으로 직렬 포트를 통해 직렬 I/O 디바이스로 통신하기 위한 요구 조건들을 기초로 하여 선택된다. 타이밍 회로는 직렬 통신에 대한 보드 레이트를 규정하는데 사용되는 클록 주파수를 제공하는 N 배 분할 회로(a divide-by-N circuit)를 사용하여 구현될 수 있다. 성능 요구 사항 및 전력 요구 사항이 "동작 중에(on the fly)" 변하는 애플리케이션에서는, URAT 디바이스의 클록 주파수가 실시간으로 조절된다. 그러나, 몇몇 애플리케이션에서는, 클록 주파수를 실시간으로 조절하게 되면 데이터가 손실되어 직렬 통신을 완전히 단절시킬수도 있다.
발명의 개요
본 발명의 다양한 측면들은 직렬 데이터 통신이 일정한 레이트로 진행되면서 전력 감소 모드로 동작할 수 있는 UART 디바이스를 구성하는 것에 관한 것이다. 본 발명은 다수의 구현 및 응용으로 구체화되며, 이들 응용 및 구현들은 이하에 요약된다.
본 발명의 실시예에 따라, 다수의 집적 회로 디바이스로 구성된 장치는 제 1 클록 레이트의 제 1 클록 신호에 의해 구동되는 제 1 집적 회로 디바이스를 포함한 다. 상기 장치는 상기 제 1 클록 신호에 응답하여 상기 제 1 집적 회로 디바이스와 통신하도록 접속된 병렬 데이터 버스를 포함한다. 상기 장치는 또한 제 2 클록 신호에 의해 규정되는 제 2 클록 레이트로 직렬 데이터를 통신하는 직렬 통신 회로를 갖는 UART 칩을 포함한다. 상기 UART 칩은 제 1 클록 신호에 응답하여 상기 병렬 데이터 버스와 상기 직렬 통신 회로 간에서 데이터를 전달하는 병렬 버스 인터페이스 회로를 포함한다. 상기 UART 칩은 상기 직렬 통신 회로와 상기 병렬 버스 인터페이스 회로 중 적어도 하나의 상태를 표시하는 상태 데이터를 상기 병렬 데이터 버스에 출력하는 데이터 저장 레지스터 회로를 더 포함한다. 상기 다수의 집적 회로 디바이스로 구성된 장치는 클록 제어 신호에 응답하여 상기 제 1 클록 레이트를 감소시키는 클록 제어 회로를 더 포함한다. 상기 제 1 클록 레이트를 감소시킴으로써, 상기 직렬 통신 회로가 상기 제 2 클록 레이트로 직렬 데이터를 계속적으로 통신하는 동안 상기 UART 칩은 전력 감소 모드로 동작할 수 있다.
본 발명의 보다 특정한 구현은 가령, 직렬 데이터 통신의 속도를 변화시키지 않으면서 상기 병렬 버스 인터페이스 회로가 비활성화되는 초저전력 모드(an ultra low power mode) 및 직렬 데이터의 처리 속도를 증가시키기 위해 상기 병렬 버스 인터페이스 회로가 높은 속도로 동작하는 성능 증진 모드(an enhanced performance mode)를 포함하는, 클록 제어 회로에 의해 선택되는 특정 동작 모드를 제공한다.
상기 요약은 본 발명의 각각의 서술된 실시예 또는 모든 구현을 기술하지는 않는다. 다음의 도면 및 상세한 설명 부분이 이들 실시예들을 보다 구체화한다.
본 발명은 첨부 도면과 함께 본 발명의 다양한 실시예의 다음의 상세한 설명 을 고려하게 되면 보다 완전하게 이해될 것이다.
도 1은 본 발명의 실시예에 따른, UART 칩을 포함하는 다수의 집적 회로 디바이스로 구성된 장치의 블록도,
도 2는 본 발명의 다른 실시예에 따른, 도 1의 회로 블록 중의 하나의 도면.
본 발명은 다양한 수정 및 다른 형태로 변경될 수 있으며, 본 발명의 세부적인 사항은 도면에서 예시적으로 도시되었으며 이제 상세하게 설명될 것이다. 그러나, 본 발명은 상술된 특정 실시예로만 한정되는 것이 아니다. 이와 달리, 본 발명은 첨부된 청구 범위에 의해 규정된 바와 같은 본 발명의 사상 및 범위 내에 포함되는 모든 수정 및 변경을 포함한다.
본 발명은 전반적으로 직렬 데이터 통신의 클록 주파수가 일정하게 유지되면서 전력 감소 모드로 동작하도록 재구성할 수 있는 UART 디바이스를 포함하는 여러 집적 회로들로 구성된 장치에 관한 것이다. 본 발명은 상기 디바이스로만 한정되는 것이 아니라, 본 발명의 다양한 측면들은 상기와 같은 적용을 이용하는 다양한 실시예에 대한 설명으로부터 이해될 것이다.
본 발명의 실시예에 따라, 여러 집적 회로 디바이스로 구성된 장치는 다양한 전력 감소 모드 또는 성능 증진 모드로 동작하도록 선택적으로 구성가능한 UART 칩 을 포함한다. 상기 각 동작 모드는 직렬 데이터 통신의 레이트를 정지시키거나 변경시킬 필요가 없다는 상이한 이점들을 제공한다. 특정 실시예에서, UART 회로는 두 개의 클록 입력, 즉 상기 UART의 병렬 버스 인터페이스 회로를 구동하는 제 1 클록 입력과 상기 직렬 통신 회로를 구동하는 제 2 클록 입력을 포함한다. 클록 제어 회로가 제 1 클록 레이트 및 제 2 클록 레이트를 둘 다 제어하면서, 상기 클록 제어 회로는 상기 제 2 클록 레이트에 영향을 주지 않으면서 제 1 클록 레이트를 변화시킬 수 있다. 클록 제어 신호에 응답하여, 클록 제어 회로는 제 1 클록 레이트를 감소시켜 전력 감소 UART 모드를 제공하거나 제 1 클록 레이트를 증가시켜 성능 증진 UART 모드를 제공할 수 있다.
또한, 상기 클록 제어 회로는 상기 제 1 클록 레이트를 제로로 감소키거나 상기 제 2 클록 레이트에 대해 상기 제 1 클록 레이트의 상태를 비동기적으로 변화시킬 수 있다. 한 다른 특정 실시예에서, UART의 데이터 저장 레지스터 회로는 병렬 데이터 버스와 직렬 통신 회로 간에서 전달되는 데이터에 대한 흐름 상태를 표시한다. 상기 흐름 상태는 직렬 통신 회로의 FIFO 레지스터가 차있는지 아니면 비어있는지의 여부와, 상기 레지스터가 상부 임계 레벨 아니면 하부 임계 레벨에 도달했는지의 여부와, 가령 FIFO 과잉 상태 또는 FIFO로부터 유도된 무효한 데이터로 인해 에러가 발생했는지의 여부를 포함한다.
도 1은 본 발명에 따라 구성된 UART 디바이스를 포함하는 집적 회로 디바이스들의 장치(10)의 블록도이다. 이 실시예에서, 상기 장치(10)는 UART 칩(20)을 통과하는 직렬 데이터를 CPU(40)의 제 1 클록 레이트 대해 제 2 클록 레이트로 처리한다. 이 특정 실시예에서, 장치(10)는 제 2 클록 레이트에 대해 비동기적으로 제 1 클록 레이트를 변화시키며, 이로써 모뎀(12)으로부터 입력되는 직렬 데이터(14)의 데이터 레이트에 영향을 주지 않는다. CPU(40)는 병렬 데이터 버스(30)를 통해 UART 칩(20)과 통신하기 위한 데이터 및 제어 신호, 어드레스를 제공하는 메모리 관리 유닛(도시되지 않음)을 포함한다. 상기 CPU(40)는 클록 회로(50)로부터의 클록 신호에 응답하고 클록 제어 회로(60)를 통해 제 1 클록 레이트의 제 1 클록 신호를 제공한다. 클록 회로(50)는 장치(10)를 위한 주 타이밍 소스이며 UART 칩(20)에 제 2 클록 레이트의 제 2 클록 신호를 제공한다.
이 실시예에서, 클록 제어 회로(60)는 클록 회로(50)로부터의 클록 신호를 사용하며 CPU(40)와 UART 칩(20)으로 전달되는 제 1 클록 신호를 생성한다. 상기 클록 제어 회로(60)로부터 생성된 제 1 클록 신호는 타이밍 레벨(TL1) 1 또는 제 1 클록 레이트에서 존재하며, 상기 제 1 클록 레이트는 타이밍 레벨(TL2) 2 또는 제 2 클록 신호의 제 2 클록 레이트와 동일할 수 있다. UART 칩(20)이 전력 감소 UART 모드로 동작하도록 구성된 장치(10)에서는, 제 1 클록 레이트는 TL1이 TL2 보다 작은 레이트가 되도록 감소된다. 클록 제어 회로(60)는 N 배 분할 회로(62)를 통해 클록 회로(50)로부터의 클록 신호를 처리하여 이 처리된 신호를 멀티플렉서(64)에 공급한다. 상기 멀티플렉서(64)는 새로운 클록 레이트(가령 TL1')가 선택될 것이라는 것을 표시하는 CPU(40)로부터의 클록 제어 신호를 수신하고 TL1'이 이제 CPU 및 UART의 일부분에 대한 새로운 타이밍 레벨이 된다. 제 1 클록 레이트의 변경된 상태는 제 2 클록 레이트에 대해 비동기적이 되며 상기 제 2 클록 레이트는 변경되지 않고 그대로 유지된다.
관련된 실시예에서, 초저전력 UART 모드를 구현하는 방법은 제 1 클록 신호를 크게 줄이거나 비활성화시키는 단계(TL=0)를 포함한다. CPU(40)로부터 수신된 클록 제어 신호에 응답하여 신호를 선택할 시에 TL1은 멀티플렉서(64)에 의해 제로로 감소된다. 이 실시예에서, CPU(40)는 사전결정된 기간 동안 휴면 모드로 변환되지만, 직렬 데이터(12)는 제 2 클록 레이트(TL2)로 진행될 것이다. 다른 실시예에서, 상기 장치(10)는 TL2에 대해 TL1를 증가시킴으로써 성능 증진 모드로 동작한다. 이 실시예에서, 멀티플렉서(42)는 CPU(40)로부터 신호 제어 인스트럭션을 수신하여 TL1이 TL2보다 크도록 상기 N 배 분할 회로(62)로부터 보다 높은 클록 레이트를 선택한다. 이 실시예에서, CPU(40) 및 UART 칩(20)의 일부분은 새로운 타이밍 레벨로 동작하여 이전 레벨보다 신속한 속도로 데이터를 처리하며, 이러한 처리 동안 UART 칩(20) 내부로 진행하는 직렬 데이터의 레이트는 변화되지 않고 그대로 유지된다.
다른 관련 실시예에서, UART 칩(20) 내부에 배치된 데이터 저장 레지스터 회로는 TL1이 변할 때 데이터를 수신하는 직렬 통신 회로와 버스(30) 간에서 전달되는 데이터에 대한 흐름 상태를 표시하는데 사용된다. 상기 흐름 상태는 직렬 통신 회로의 FIFO 레지스터가 차있는지 아니면 비어있는지의 여부와, 상기 레지스터가 상부 임계 레벨 아니면 하부 임계 레벨에 도달했는지의 여부와, 가령 FIFO 과잉 상태 또는 FIFO로부터 유도된 무효한 데이터로 인해 에러가 발생했는지의 여부를 포함한다.
일 실시예에서, 장치(10)는 단일 집적 회로 칩으로 형성된다. 관련 실시예에서, 장치(10)는 개별 구성 요소로 구성된다. 클록 입력으로서 구성가능한 클록 주파수 CLK1를 갖는 UART 칩(20)의 동작은 도 2를 참조하여 보다 상세하게 설명될 것이다.
도 2에서, 회로 장치(100)는 도 1의 UART 칩(20)의 확장된 구현을 도시한다. UART 칩(20)은 버스 버퍼(102), 동작 제어 회로(104), 차단 제어 회로(106)를 갖는 병렬 버스 인터페이스 회로(101)를 포함한다. 버스 버퍼(102)는 동작 제어 회로(104)에 응답하여 판독 동작 및 기록 동작이 CPU(40) 및 UART 칩(20) 간에서 발생하도록 한다. 동작 제어 회로(104)는 CPU로부터 동작 명령을 수신하여 신호를 생성하여 UART의 내부 섹션으로 전송해서 UART 동작을 제어한다. 차단 제어 회로(106)는 상술된 데이터 흐름 제어 상태들 중의 하나와 같은 특정 이벤트가 발생할 시에 차단을 제공한다.
이 실시예에서, UART 칩(20)은 또한 클록 회로(108), 입력 포트(110), 출력 포트(112), 직렬 통신 회로(114), 데이터 저장 레지스터 회로(116), 내부 데이터 버스(118)를 포함한다. 클록 회로(108)는 UART 내부의 타이밍 소스이며 통상적으로 수정 발진기, 보드 레이트 생성기, 클록 선택기의 세트를 포함한다. 이 실시예에서, 클록 회로(108)는 두 개의 클록 입력, 즉 클록 회로(50)에 의해 제공되는 신호 CLK2 및 클록 제어 회로(60)의 출력에 의해 제공되는 신호 CLK1를 포함한다. 입력 포트 및 출력 포트(110,112)는 내부 데이터 버스(118)에 접속된 다양한 레지스터 및 다른 통신형 블록에 의해 활성화될 수 있는 범용 입력 포트 및 범용 출력 포트이다.
이 실시예에서, 직렬 통신 회로(114)는 제 2 클록 레이트(TL2)로 모뎀(12)으로부터 직렬 데이터(14)를 수신하여 상기 직렬 데이터를 CPU(40)에 의해 처리될 병렬 포맷으로 변환시킨다. 직렬 데이터 통신은 통상적으로 보드 레이트 생성기 및/또는 임의의 카운터/타이머로부터 독립적인 선택된 클록 레이트(즉, 동작 주파수)로 동작한다. 데이터 저장 레지스터 회로(116)는 직렬 통신 회로(114)와는 무관한 클록 레이트로 동작하며 상기 직렬 통신 회로(114)와 병렬 버스 인터페이스 회로(101) 중 적어도 하나의 동작 상태를 표시한다.
이 실시예에서, 클록 회로(108)는 버스 인터페이스 회로(101), 포트(110,112), 데이터 저장 레지스터 회로(116)를 CLK1로부터의 클록 레이트 TL1으로 클록하며 직렬 통신 회로(114)를 CLK2로부터의 클록 레이트 TL2로 클록한다. CLK1의 제 1 클록 신호에 응답하여, 버스 인터페이스 회로(101)는 내부 데이터 버스(118)를 통해 병렬 버스(30)과 직렬 통신 회로(114) 간에서 데이터를 전달한다. 이와 동시에, 데이터 저장 레지스터 회로(116)는 상기 직렬 통신 회로와 버스 인터페이스 회로 중 적어도 하나의 동작 상태를 표시하는 상태 정보를 병렬 데이터 버스(30)에 전달한다. 레지스터 회로(116)를 사용함으로써, CPU(40)는 직렬 통신 회로와 버스 인터페이스 회로 간의 데이터 흐름에 대한 규칙적인 갱신 상태를 수신한다. 레지스터 회로(116)는 오버플로우 상태 또는 언더플로우 상태를 표시한다. 흐름 상태에 따라, CPU(40)는 "동작 중에" 클록 레이트 TL1을 줄이거나 증가시켜 데이터 흐름을 향상시키거나 데이터 손실을 방지한다. CLK1의 클록 레이트 TL1의 변화와는 무관하게, 직렬 데이터 레이트는 그대로 유지되는데 그 이유는 직렬 통신 회로(114)에서의 클록 레이트 TL2가 그대로 유지되기 때문이다.
이 실시예에서, UART 칩(20)의 직렬 통신 회로(114)는 직렬 통신 회로(114)와 버스 인터페이스 회로(101) 간에서 전달되는 데이터를 저장하기 위한 선입 선출 버퍼(FIFO BUFFER)를 포함한다. 이 실시예에서, 데이터 저장 레지스터 회로(116)는 FIFO를 통과하는 데이터에 대한 적어도 하나의 흐름 상태를 표시하는 데이터를 CPU에게 제공한다. 이러한 회로 구성에 의해, CPU는 상기 흐름 상태 데이터를 사용하여 (가령 직렬 데이터의 손실을 방지하기 위해) TL1 클록 레이트로 실시간 조절을 할 수 있다.
다른 관련 실시예에서, 제 1 클록 레이트는 CPU(40)에 의해 줄어들어 제 3 클록 레이트를 생성하는데, 이 제 3 클록 레이트는 제 1 클록 레이트보다 적어도 10% 정도 느리다. 제 1 클록 레이트로 초기에 구동된 모든 UART 구성 요소들은 이제는 제 3 클록 레이트로 구동되기 때문에 UART의 전력 소비량을 효과적으로 줄이게 된다. 다른 관련 실시예에서, UART는 제 1 클록 레이트를 제로로 줄임으로써 초저전력 동작 모드로 구성될 수 있다. 이는 직렬 데이터 트래픽이 느리고 단속적이거나 모두가 정지되어버린 상황에서는 전력이 보존되기 때문에 유리하다. 다른 실시예에서, UART는 제 1 클록 레이트를 제 2 클록 레이트보다 높은 레이트로 증가시킴으로써 CPU의 데이터 처리 성능을 증진시키도록 구성될 수 있다. 이는 가령 CPU가 직렬 데이터를 적절하게 처리하지 못하고 있기 때문에 데이터가 손실됨으로써 발생하는 오버플로우 상태를 극복하는데 유리하다.
상술된 실시예들은 상술된 동작을 포함하는 상업적으로 입수가능한 UART 디바이스를 수정함으로써 구현될 수 있다. 이와 같이 상업적으로 입수가능한 구성 요소 및 이들의 동작 모드에 대한 다른 세부 사항에 대해서는, UART 부분 번호 SCC2691AC1A28 및 UART 부분 번호 SC26C92A1A에 대해, 제품 명세서 No. 853-1585-23061(1/31/00) 및 No.853-1078-19971(9/4/98)를 참조하면 되고, 이들 각각은 필립스 반도체로부터 상업적으로 입수가능하며 각각의 명세서 및 데이터는 본 명세서에서 참조로서 인용된다.
따라서, 본 발명은 디지털 디바이스와의 모든 직렬 통신을 먼저 종결시키지 않고도 UART 클록 제어를 성취한다. 본 발명은 몇몇의 특정 실시예를 참조하여 기술되었지만, 다음의 청구 범위에서 제안된 본 발명의 사상 및 범위 내에서 다양한 변경이 존재할 수 있다.

Claims (10)

  1. 제 1 클록 레이트의 제 1 클록 신호에 의해 구동되는 제 1 집적 회로 디바이스를 포함하는 다수의 집적 회로 디바이스로 구성된 장치에 있어서,
    상기 제 1 클록 신호에 응답하여 상기 제 1 집적 회로 디바이스와 통신하도록 접속된 병렬 데이터 버스와,
    제 2 클록 신호에 의해 규정되는 제 2 클록 레이트로 직렬 데이터를 통신하는 직렬 통신 회로와, 상기 제 1 클록 신호에 응답하여 상기 병렬 데이터 버스와 상기 직렬 통신 회로 간에서 데이터를 전달하는 병렬 버스 인터페이스 회로와, 상기 직렬 통신 회로와 상기 병렬 버스 인터페이스 회로 중 적어도 하나의 동작 상태를 표시하는 상태 데이터를 상기 병렬 데이터 버스로 출력하는 데이터 저장 레지스터 회로를 포함하는 UART (Universal Asynchronous Receiver/Transmitter: 범용 비동기화 송수신기) 칩과,
    클록 제어 신호에 응답하여 상기 제 1 클록 레이트를 감소시켜 전력 감소 UART 동작 모드를 제공하는 클록 제어 회로를 포함하되, 상기 동작 모드에서도 상기 직렬 통신 회로는 상기 제 2 클록 레이트로 직렬 데이터의 통신을 지속하는
    장치.
  2. 제 1 항에 있어서,
    상기 클록 제어 회로는 또한 상기 제 1 클록 레이트를 제로로 감소시키는
    장치.
  3. 제 1 항에 있어서,
    상기 클록 제어 회로는 또한 상기 제 1 클록 레이트를 상기 제 1 클록 레이트보다 적어도 10% 정도 느린 제 3 클록 레이트로 감소시키는
    장치.
  4. 제 1 항에 있어서,
    상기 제 2 클록 레이트는 상기 1 클록 레이트로부터 유도되는
    장치.
  5. 제 1 항에 있어서,
    상기 제 1 클록 레이트 및 상기 제 2 클록 레이트는 자신의 상태들을 비동기적으로 변화시키는
    장치.
  6. 제 1 항에 있어서,
    상기 제 2 클록 레이트는 상기 다수의 집적 회로 디바이스들 중 다른 디바이스와의 직렬 통신을 규정하도록 설정되는
    장치.
  7. 제 1 항에 있어서,
    상기 UART 칩은 상기 직렬 통신 회로와 상기 병렬 버스 인터페이스 회로 간에서 전달되는 데이터를 저장하는 선입 선출 버퍼(FIFO buffer)를 더 포함하는
    장치.
  8. 제 1 항에 있어서,
    상기 데이터 저장 레지스터 회로는 또한 상기 병렬 데이터 버스와 상기 직렬 통신 회로 간에서 전달되는 데이터에 대한 적어도 하나의 흐름 상태를 표시하는 데이터를 제공하는
    장치.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 흐름 상태는 오버플로우 상태 및 언더플로우 상태를 포함하는
    장치.
  10. 제 1 항에 있어서,
    상기 UART 칩은 상기 직렬 통신 회로와 상기 병렬 버스 인터페이스 회로 간에서 전달되는 데이터를 저장하는 선입 선출 버퍼(FIFO buffer)를 더 포함하고,
    상기 데이터 저장 레지스터 회로는 또한 상기 FIFO를 통해 전달되는 데이터에 대한 적어도 하나의 흐름 상태를 표시하는 데이터를 제공하는
    장치.
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