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Das
vorliegende Gerät
betrifft im Allgemeinen Datenkommunikationsschaltungen und insbesondere
einen universellen asynchronen Empfänger/Sender (UART), welcher
in einem Modus mit reduzierter Leistung zur Verwendung mit verschiedenen
CPUs und Peripheriegeräten
betreibbar ist.
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Eine
Anordnung, wie durch den Oberbegriff des Anspruchs 1 definiert,
wird in US-Patent Nr. 5 832 207 offenbart.
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Die
meisten digitalen Schaltungen verarbeiten Daten parallel, um ein
effizienteres Verarbeiten bereitzustellen. Viele digitale Geräte verwenden
auch einen seriellen Port für
das Überbringen
von Daten zu dem und von dem Gerät
an einen entfernten Ort, oft verbunden mit einer Relais-Station über eine
Telefon- oder eine LAN-Leitung.
Der universelle asynchrone Empfänger/Sender
(UART) ist ein derartiges digitales Gerät, welches eine parallel-nach-seriell-Umwandlung
digitaler Daten durchführt.
Ein UART kommuniziert zwischen parallelen und seriellen Formen durch
Umwandeln empfangener Daten zwischen parallelen E/A-Geräten, wie
beispielsweise einer lokalen CPU, und seriellen E/A-Geräten, wie beispielsweise
POTS-Modems oder anderen Übertragungsleitungen.
Die meisten herkömmlichen UART-Geräte können programmiert
werden, dass sie bei einer ausgewählten Baud-Rate arbeiten, und
die UARTS der neueren Generation behandeln die Kommunikation effizienter,
in großem
Ausmaß wegen größeren FIFO-Tiefen
und einer verbesserten Ablaufsteuerung (weniger erforderliche Wiederholungen
und Wartezustände
für den
internen FIFO, um ihn zu füllen
oder zu leeren).
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UART-Geräte weisen
typischerweise eine Zeitsteuerungsschaltung auf, welche durch ein
Taktsignal betrieben wird, welches von einem externen Schaltkreis
bereitgestellt wird. Die Zeitsteuerungsschaltung wird verwendet,
um die Baud-Rate des seriellen Kommunikations-Ports einzustellen,
und ist auch die Zeitsteuerungsquelle für die interne Logik des UART-Geräts. Die
Baud-Rate wird typischerweise auf der Grundlage von Anforderungen
der Kommunikation durch den seriellen Port an das serielle E/A-Gerät ausgewählt. Die
Zeitsteuerungsschaltung kann unter Verwendung einer Frequenzteilerschaltung
implementiert werden, um die Taktfrequenz bereitzustellen, welche
zum Definieren der Baud-Rate für
die serielle Kommunikation verwendet wird. Bei An wendungen, bei
welchen sich Anforderungen an Betriebsverhalten und Leistung „laufend" verändern, wird
die Taktfrequenz des UART-Geräts
in Echtzeit eingestellt. Bei manchen Anwendungen kann ein Einstellen
der Taktfrequenz in Echtzeit jedoch zu einem Datenverlust führen, welcher
eine serielle Kommunikation vollständig unterbrechen kann.
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Verschiedene
Gesichtspunkte der vorliegenden Erfindung richten sich auf ein Konfigurieren
eines UART-Geräts,
um in einem Modus mit reduzierter Leistung zu arbeiten, während eine
serielle Datenkommunikation bei einer konstanten Rate fortgesetzt wird.
Die vorliegende Erfindung wird von einer Anzahl von Implementierungen
und Anwendungen veranschaulicht, von welchen manche nachfolgend
zusammengefasst werden.
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Gemäß einer
beispielhaften Ausführungsform
der vorliegenden Erfindung umfasst eine Anordnung mehrerer integrierter
Schaltkreisgeräte
ein erstes integriertes Schaltkreisgerät, welches von einem ersten
Taktsignal mit einer ersten Taktrate betrieben wird. Die Anordnung
umfasst einen parallelen Daten-Bus, welcher angeschlossen ist, um
mit dem ersten integrierten Schaltkreisgerät als Reaktion auf das erste
Taktsignal zu kommunizieren. Die Anordnung umfasst auch einen universellen
asynchronen Empfänger/Sender-(UART)-Chip
mit einer seriellen Kommunikationsschaltung, welche angepasst ist,
um serielle Daten mit einer zweiten Rate zu kommunizieren, welche
von einem zweiten Taktsignal definiert wird. Der UART-Chip umfasst
auch eine parallele Bus-Schnittstellenschaltung,
welche auf das erste Taktsignal anspricht und angepasst ist, Daten
zwischen dem parallelen Daten-Bus und der seriellen Kommunikationsschaltung
weiterzugeben. Der UART-Chip umfasst weiterhin eine Datenspeicherungs-Registerschaltung,
welche angepasst ist, Statusdaten an den parallelen Daten-Bus auszugeben, wobei
die Statusdaten mindestens die serielle Kommunikationsschaltung
oder die parallele Bus-Schnittstellenschaltung
anzeigen. Die Anordnung integrierter Schaltkreisgeräte umfasst
weiterhin eine Taktsteuerungsschaltung, welche angepasst ist, um
die erste Taktrate als Reaktion auf ein Taktsteuerungssignal zu
reduzieren. Durch ein Reduzieren der ersten Taktrate wird der UART-Chip
so konfiguriert, dass er in einem Modus mit reduzierer Leistung
arbeitet, während
die serielle Kommunikationsschaltung ein Kommunizieren serieller
Daten mit der zweiten Rate fortsetzt.
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Besondere
Implementierungen der vorliegenden Erfindung bedingen ein Bereitstellen
spezifischer Betriebsmodi, welche von der Taktsteuerungsschaltung
ausgewählt
werden, einschließlich
beispielsweise einem Modus mit ultrageringer Leistung, in welchem
die parallele Bus-Schnittstellenschaltung deaktiviert ist, ohne
die Geschwindigkeit der seriellen Datenkommunikation zu verändern, und
einem Modus mit verbessertem Betriebsverhalten, in welchem die parallele
Bus-Schnittstelle mit einer hohen Geschwindigkeit arbeitet, um ein
Verarbeiten serieller Daten zu steigern.
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Die
oben stehende Zusammenfassung ist nicht vorgesehen, jede illustrierte
Ausführungsform oder
jede Implementierung der vorliegenden Erfindung zu beschreiben.
Die nachfolgenden Figuren und die ausführliche Beschreibung veranschaulichen insbesondere
diese Ausführungsformen.
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Die
Erfindung kann vollständiger
bei Betrachtung der folgenden ausführlichen Beschreibung verschiedener
Ausführungsformen
der Erfindung in Verbindung mit den begleitenden Zeichnungen verstanden
werden, bei welchen:
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1 ein
Blockdiagramm einer Anordnung integrierter Schaltkreisgeräte ist,
welche einen universellen asynchronen Empfänger/Sender-(UART)-Chip gemäß einer
beispielhaften Ausführungsform
der vorliegenden Erfindung umfasst; und
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2 ein
Diagramm einer der Schaltungsblöcke
der 1 gemäß einer
anderen beispielhaften Ausführungsform
der vorliegenden Erfindung ist.
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Während die
Erfindung verschiedenen Modifikationen und alternativen Formen zugänglich ist, werden
ihre Besonderheiten beispielhaft in den Zeichnungen gezeigt und
ausführlich
beschrieben. Es sollte jedoch verstanden werden, dass es nicht die Absicht
ist, die Erfindung auf die bestimmten beschriebenen Ausführungsformen
einzuschränken.
Im Gegensatz dazu ist es die Absicht, alle Modifikationen, Äquivalente
und Alternativen abzudecken, welche innerhalb des Schutzumfangs
der Erfindung fallen, wie durch die angefügten Ansprüche definiert.
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Die
vorliegende Erfindung richtet sich im Allgemeinen auf eine Anordnung
integrierter Schaltkreise, welche ein UART-Gerät umfassen, welches rekonfigurierbar
ist, um in einem Modus mit reduzierter Leistung zu arbeiten, während die
Taktfrequenz der seriellen Datenkommunikation konstant bleibt. Während die
vorliegende Erfindung nicht notwendigerweise auf derartige Geräte beschränkt ist,
wird eine Anerkennung der verschiedenen Gesichtspunkte der Erfindung
am besten durch eine Erörterung
verschiedener Beispiele in einer derartigen Anwendung gewonnen.
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Gemäß einer
beispielhaften Ausführungsform
der vorliegenden Erfindung umfasst eine Anordnung integrierter Schaltkreisgeräte einen UART-Chip,
welcher auswählbar
konfigurierbar ist, um in verschiedenen Modi mit reduzierter Leistung oder verbessertem
Betriebsverhalten zu arbeiten. Jeder derartige Betriebsmodus stellt
unterschiedlichen Nutzen bereit, welcher nicht erfordert, dass die
Rate der seriellen Datenkommunikation angehalten oder verändert wird.
Bei einem bestimmten Beispiel umfasst der UART-Schaltkomplex zwei
Takteingänge, wobei
der erste Takteingang den parallelen Bus-Schnittstellenschaltkomplex
des UART betreibt und der zweite Takteingang den seriellen Kommunikationsschaltkomplex
betreibt. Während
die Taktsteuerungsschaltung sowohl die erste als auch die zweite
Taktrate steuert, ist die Taktsteuerungsschaltung angepasst, die
erste Taktrate zu ändern,
ohne die zweite Taktrate zu beeinflussen. In Erwiderung eines Taktsteuerungssignals
reduziert die Taktsteuerungsschaltung die erste Taktrate, um den
UART-Modus mit reduzierter Leistung bereitzustellen, oder sie erhöht die erste
Taktrate, um den UART-Modus mit verbessertem Betriebsverhalten bereitzustellen.
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Die
Taktsteuerungsschaltung kann zusätzlich
oder ersatzweise die erste Taktrate auf null reduzieren oder asynchron
den Zustand der ersten Taktrate hinsichtlich der zweiten Taktrate
verändern.
Bei einer besonderen Ausführungsform
zeigt die Datenspeicherungs-Registerschaltung des UART den Ablaufzustand
für Daten
an, welche zwischen dem parallelen Daten-Bus und der seriellen Kommunikationsschaltung
passieren. Die Ablaufzustände
des UART können
umfassen: ob die FIFO-Register der seriellen Kommunikationsschaltung
voll oder leer sind; ob die Register einen oberen oder unteren Schwellenpegel erreicht
haben; oder ob ein Fehler aufgetreten ist, wegen welchem beispielsweise
der FIFO überläuft oder
ungültige
Daten aus dem FIFO abgerufen werden.
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Jetzt
unter Bezugnahme auf die Figuren ist 1 ein Blockdiagramm
einer Anordnung 10 integrierter Schaltkreisgeräte, welche
ein UART-Gerät umfassen,
welches gemäß einer
beispielhaften Ausführungsform
der vorliegenden Erfindung konfiguriert ist. Bei dieser beispielhaften
Ausführungsform
ist Anordnung 10 konfiguriert, um serielle Daten zu verarbeiten,
welche durch einen UART-Chip 20 mit einer zweiten Taktrate
im Vergleich zu einer ersten Taktrate einer CPU 40 passieren.
Bei diesem bestimmten Beispiel ist Anordnung 10 konfiguriert,
um die erste Taktrate asynchron zu der zweiten Taktrate zu variieren, wobei
folglich die Datenrate der seriellen Daten 14, welche von
einem Modem 12 kommen, nicht beeinflusst werden. CPU 40 ist
konfiguriert, dass sie eine Speichermanagementeinheit (nicht gezeigt)
umfasst, welche die Adress-, Daten- und Steuerungssignale zur Kommunikation
mit UART-Chip 20 über
einen parallelen Daten-Bus 30 bereitstellt. Die CPU 40 spricht auf
ein Taktsignal von einer Taktschaltung 50 an und stellt
das erste Taktsignal mit der ersten Taktrate über eine Taktsteuerungsschaltung 60 bereit.
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Die
Taktschaltung 50 ist die primäre Zeitsteuerungsquelle für die Anordnung 10 und
stellt dem UART-Chip 20 auch ein zweites Taktsignal mit
der zweiten Taktrate bereit.
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Bei
dieser beispielhaften Ausführungsform verwendet
die Taktsteuerungsschaltung 60 das Taktsignal von der Taktschaltung 50 und
erzeugt das erste Taktsignal, welches an die CPU 40 und
an den UART-Chip 20 geht. Das erste Taktsignal, welches aus
der Taktsteuerungsschaltung 60 herrührt, weist einen Zeitsteuerungspegel
(TL) 1 oder die erste Taktrate auf, welche die gleiche wie der Zeitsteuerungspegel
(TL) 2 oder die zweite Taktrate des zweiten Taktsignals sein kann.
Durch Konfigurieren der Anordnung 10, derartig dass UART-Chip 20 in
dem UART-Modus mit reduzierter Leistung arbeitet, wird die erste
Taktrate reduziert, um TL1 auf eine Rate zu verringern, welche geringer
als TL2 ist. Die Taktsteuerungsschaltung 60 verarbeitet
das Taktsignal aus der Taktschaltung 50 durch eine Frequenzteilerschaltung 62 und
speist das Signal in einen Multiplexer 64 ein. Der Multiplexer 64 empfängt ein
Taktsteuerungssignal von der CPU 40, welche anzeigt, dass
eine neue Taktrate (z.B. TL1')
auszuwählen
ist, und nun wird TL1' der
neue Zeitpegel für
die CPU und einen Abschnitt des UART. Der veränderte Zustand der ersten Taktrate
wird zu der zweiten Taktrate asynchron vorgenommen, wobei die zweite
Taktrate unverändert
bleibt.
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Bei
einer verwandten Ausführungsform
bezieht ein Implementieren des UART-Modus mit ultrageringer Leistung
ein deutliches Reduzieren oder Deaktivieren (TL = 0) des ersten
Taktsignals ein. TL1 wird von dem Multiplexer 64 auf null
reduziert, indem ein Signal als Reaktion auf das von der CPU 40 empfangene
Taktsteuerungssignal ausgewählt
wird. Bei diesem Beispiel schaltet die CPU 40 für eine vorbestimmte
Zeitspanne in einen Schlafmodus um, jedoch werden serielle Daten 12 mit
der zweiten Taktrate (TL2) fortgesetzt. Bei einer anderen beispielhaften
Ausführungsform
arbeitet die Anordnung 10 in einem Modus mit verbessertem
Betriebsverhalten, indem TL1 hinsichtlich TL2 erhöht wird.
Bei diesem Beispiel empfängt
der Multiplexer 64 einen Steuerungssignalbefehl von der
CPU 40, um eine höhere Taktrate
aus der Frequenzteilerschaltung 62 derartig auszuwählen, dass
TL1 größer als
TL2 ist. Bei diesem Beispiel arbeiten die CPU 40 und ein
Abschnitt des UART-Chips 20 jetzt auf einem neuen Zeitpegel, um
Daten schneller zu verarbeiten als mit dem vorhergehenden Pegel,
während
die Rate serieller Daten, welche in den UART-Chip 20 strömen, unverändert bleibt.
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Bei
einer anderen verwandten Ausführungsform
wird eine Datenspeicherungs-Registerschaltung, welche in dem UART-Chip 20 angeordnet
ist, eingesetzt, um den Ablaufzustand für Daten anzugeben, welche zwischen
dem Bus 30 und einer seriellen Kommunikationsschaltung
passieren, welche die Daten empfängt,
wenn TL1 verändert
wird. Die Ablaufzustände
des UART schließen
ein, ob die FIFO-Register der seriellen Kommunikationsschaltung
voll oder leer sind, einen oberen oder einen unteren Schwellenpegel
erreicht haben oder ob ein Fehler aufgetreten ist, beispielsweise
weil der FIFO übergelaufen
ist oder ungültige
Daten aus dem FIFO abgerufen werden.
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Bei
einer beispielhaften Ausführungsform
ist die Anordnung 10 in einem einzelnen integrierten Chip
ausgebildet. Bei einer verwandten Ausführungsform ist die Anordnung 10 aus
diskreten Komponenten ausgebildet. Der Betrieb des UART-Chips 20 mit
der konfigurierbaren Taktfrequenz CLK1 als eine Takteingabe wird
ausführlicher
in Verbindung mit 2 diskutiert
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Jetzt
unter Bezugnahme auf 2 illustriert die Schaltungsanordnung 100 eine
erweiterte Implementierung des UART-Chips 20 nach 1.
Der UART-Chip 20 umfasst eine parallele Bus-Schnittstellenschaltung 101 mit
einem Bus-Puffer 102, eine Betriebssteuerungsschaltung 104 und
eine Unterbrechungssteuerungsschaltung 106. Der Bus-Puffer 102 reagiert
auf die Betriebssteuerungsschaltung 104 und gestattet ein
Auftreten von Lese- und Schreiboperationen zwischen der CPU 40 und
dem UART-Chip 20. Die Betriebssteuerungsschaltung 104 empfängt Betriebsbefehle
von der CPU und erzeugt Signale an interne Abschnitte des UART,
um den UART-Betrieb zu steuern. Die Unterbrechungssteuerungsschaltung 106 stellt
eine Unterbrechung bei einem Auftreten eines spezifischen Ereignisses bereit,
wie beispielsweise eines der oben stehend diskutierten Ablaufsteuerungszustände.
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Bei
dieser beispielhaften Ausführungsform umfasst
der UART-Chip 20 auch eine Taktschaltung 108,
einen Eingangs-Port 110, einen Ausgangs-Port 112,
eine serielle Kommunikationsschaltung 114, eine Datenspeicherungs-Registerschaltung 116 und einen
internen Daten-Bus 118. Die Taktschaltung 108 ist
die Zeitsteuerungsquelle innerhalb des UART und umfasst typischerweise
einen Kristalloszillator, einen Baud-Ratengenerator und einen Satz
Taktwähler.
Bei dieser beispielhaften Ausführungsform
weist die Taktschaltung 108 zwei Takteingänge CLK1
und CLK2 auf, wobei das Signal CLK2 durch die Taktschaltung 50 bereitgestellt
wird und das Signal CLK1 durch den Ausgang der Taktsteuerungsschaltung 60 bereitgestellt
wird. Die Eingangs- und Ausgangs-Ports 110 bzw. 112 sind
Allzweckeingangs- und -Ausgangs-Ports, welche durch verschiedene Register aktiviert
werden können
sowie durch andere kommunikative Blöcke, welche an den internen
Daten-Bus 118 angeschlossen sind.
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Bei
dieser beispielhaften Ausführungsform empfängt die
serielle Kommunikationsschaltung 114 serielle Daten 14 von
dem Modem 12 mit der zweiten Taktrate (TL2) und wandelt
die seriellen Daten in ein paralleles Format um, welches von der
CPU 40 verarbeitet wird. Eine serielle Datenkommunikation
arbeitet im Allgemeinen mit einer ausgewählten Taktrate (d.h. Betriebsfrequenz),
welche von dem Baud-Ratengenerator oder allen Zählern/Zeitsteuerungen unabhängig ist.
Die Datenspeicherungs-Registerschaltung 116 funktioniert
mit einer Taktrate, welche von der seriellen Kommunikationsschaltung 114 unabhängig ist,
und gibt den Betriebszustand mindestens der seriellen Kommunikationsschaltung 114 oder
der parallelen Bus-Schnittstellenschaltung 101 an.
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Bei
dieser beispielhaften Ausführungsform taktet
die Taktschaltung 108 die Bus-Schnittstellenschaltung 101,
die Ports 110 und 112 und die Datenspeicherungs-Registerschaltung 116 mit
der Taktrate TL1 aus CLK1 und taktet die serielle Kommunikationsschaltung 114 mit
der Taktrate TL2 aus CLK2. In Erwiderung des ersten Taktsignals
an CLK1 gibt die Bus-Schnittstellenschaltung 101 Daten
zwischen dem parallelen Bus 30 und der seriellen Kommunikationsschaltung 114 über den
internen Daten-Bus 118 weiter. Gleichzeitig kommuniziert
die Datenspeicherungs-Registerschaltung 116 Statusinformationen
an den parallelen Daten-Bus 30, welche den Betriebszustand
mindestens der seriellen Kommunikations- oder der Bus-Schnittstellenschaltung
angeben. Durch Verwendung der Registerschaltung 116 empfängt die
CPU 40 regelmäßige Aktualisierungen über den
Datenfluss zwischen der seriellen Kommunikationsschaltung und der
Bus-Schnittstellenschaltung. Die
Registerschaltung 116 gibt Überlauf- oder Unterlaufzustände an.
Abhängig
von den Ablaufzuständen kann
die CPU 40 die Taktrate TL1 „laufend" reduzieren oder erhöhen, um den Datenfluss zu verbessern oder
Datenverlust zu vermeiden. Ungeachtet der Veränderungen der Taktrate TL1
des CLK1 bleibt die serielle Datenrate konstant, da die Taktrate
TL2 an der seriellen Kommunikationsschaltung 114 konstant bleibt.
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Bei
einer beispielhaften Ausführungsform umfasst
die serielle Kommunikationsschaltung 114 des UART-Chips 20 einen First-In-First-Out-(FIFO)-Puffer,
welcher angepasst ist, um Daten zu speichern, welche zwischen der
seriellen Kommunikationsschaltung 114 und der Bus-Schnittstellenschaltung 101 passieren.
Bei diesem Beispiel stellt die Datenspeicherungs-Registerschaltung 116 der
CPU Daten bereit, welche mindestens einen Ablaufzustand für Daten
angeben, welche durch den FIFO passieren. Mit einer derartigen Anordnung
kann die CPU die Ablaufzustandsdaten verwenden, um Echtzeit-Einstellungen an
der Taktrate TL1 vorzunehmen (z.B. um einen Verlust serieller Daten
zu vermeiden).
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Bei
einer anderen verwandten Ausführungsform
wird die erste Taktrate durch die CPU 40 reduziert, um
eine dritte Taktrate zu erzeugen, welche mindestens zehn Prozent
langsamer ist als die erste Taktrate. Alle UART-Komponenten, welche
anfänglich
mit der ersten Taktrate betrieben werden, werden nun mit der dritten
Taktrate betrieben, wobei der Stromverbrauch des UART wirksam reduziert
wird. Bei wieder einer anderen verwandten Ausführungsform ist der UART in
einen Betriebsmodus mit ultrageringer Leistung durch ein Reduzieren
der ersten Taktrate auf null konfigurierbar. Dies ist vorteilhaft,
da Strom in Situationen eingespart wird, bei welchen der serielle
Datenverkehr langsam ist, periodisch auftritt oder insgesamt angehalten
ist. Bei wieder einer anderen Ausführungsform ist der UART konfigurierbar, um
das Leistungsvermögen
der Datenverarbeitung der CPU durch ein Erhöhen der ersten Taktrate auf eine
Rate zu verbessern, welche höher
als die zweite Taktrate ist. Dies kann beispielsweise vorteilhaft
sein, um einen Überlaufzustand
zu überwinden,
welcher durch einen Datenverlust verursacht wurde, weil die CPU
die seriellen Daten nicht sachgerecht verarbeitet.
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Alle
oben stehenden Ausführungsformen können durch
Modifizieren im Handel erhältlicher UART-Geräte implementiert
werden, um den oben stehend beschriebenen Betrieb einzuschließen. Für weitere
Einzelheiten über
derartige im Handel erhältliche
Komponenten und ihre Betriebsmodi kann auf die Produktspezifikationen
Nr. 853-1585-23061 (31.01.2000) und Nr. 853-1078-19971 (04.09.1998) für die UART-Teilenummern SCC2691AC1A28
und SC26C92A1A verwiesen werden, welche jeweils von Philips Semiconductors
im Handel erhältlich
sind.
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Dementsprechend
erzielt die vorliegende Erfindung eine UART-Taktsteuerung, ohne
zuerst alle seriellen Kommunikationen mit dem digitalen Gerät zu terminieren.
Während
die vorliegende Erfindung unter Bezugnahme auf einige bestimmte
beispielhafte Ausführungsformen
beschrieben wurde, werden Durchschnittsfachleute erkennen, dass
daran viele Veränderungen
vorgenommen werden können,
ohne den Schutzumfang der vorliegenden Erfindung zu verlassen, welcher
in den nachfolgenden Ansprüchen
dargelegt wird.
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Legende der Zeichnungen
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1:
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- CPU → CPU
- UART → UART
- Modem → Modem
- MUX → MUX
- :N circuit → Frequenzteilerschaltung
- clock circuit → Taktschaltung
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2:
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- from CPU → von
der CPU
- bus buffer → Bus-Puffer
- operation control → Betriebssteuerung
- interrupt control → Unterbrechungssteuerung
- clock circuit → Taktschaltung
- internal databus → interner
Daten-Bus
- to scc 116 → zu
scc 116
- serial comm circuit → serielle
Kommunikationsschaltung
- data storage register → Datenspeicherungs-Register
- input port → Eingangs-Port
- output port → Ausgangs-Port
- from ccc 108 → von
ccc 108
- to serial port → zum
seriellen Port