KR20030027891A - 데이터 처리 디바이스와 기능 유닛 간의 신호 전송을 위한배열 - Google Patents

데이터 처리 디바이스와 기능 유닛 간의 신호 전송을 위한배열 Download PDF

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KR20030027891A
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Abstract

본 발명은 신호를 전송하기 위한 배열에 관한 것으로, 가변 주파수의 신호를 각각 전송하기 위해 제 1 버스 시스템(10) 및/또는 제 2 버스 시스템(20)에 의해 접속되는 데이터 처리 유닛(1)과 기능 유닛(2)을 포함한다. 전송 유닛(3)은 데이터 처리 유닛(1)과 기능 유닛(2) 간에 신호를 변환하여 전송하도록 제 1 버스 시스템(10)에 의해 데이터 처리 유닛에 접속되고 제 2 버스 시스템(20)에 의해 기능 유닛(2)에 접속된다. 이러한 유닛은 또한 제 1 버스 시스템(10)과 제 2 버스 시스템(20)을 전기적으로 디커플링하는 역할도 한다. 기능 유닛의 전기적 특성과는 별도로 전송되는 신호의 양호한 검출성을 유지하면서도 더 큰 데이터 처리율을 얻을 수 있다.

Description

데이터 처리 디바이스와 기능 유닛 간의 신호 전송을 위한 배열{ARRANGEMENT FOR THE TRANSMISSION OF SIGNALS BETWEEN A DATA PROCESSING UNIT AND A FUNCTIONAL UNIT}
데이터 처리 디바이스와 기능 유닛 간의 다양한 신호, 예를 들면, 데이터, 커맨드 또는 어드레스을 전송하기 위한 배열이 다양한 응용예에서 사용되고 있다. 이를 테면, 개인용 컴퓨터 시스템(PC 시스템)은 마이크로프로세서 또는 마이크로컨트롤러 같은 데이터 처리 디바이스와, 프로그램 메모리, 데이터 메모리 또는 입력/출력 주변 어셈블리 같은 기능 유닛을 구비한다. 이 경우에, 마이크로프로세서는 일반적으로 중앙 제어 및 연산 유닛을 말하는 것으로 소위 중앙 처리 유닛(CPU)이라고 관례상 말한다. 소위, 관례상 랜덤 액세스 메모리(RAM)라고 하는 데이터 메모리는 예를 들면 메모리를 액세스하는 동안 액세스되는 데이터를 포함한다. 마이크로프로세서와 데이터 메모리 간의 전기적 접속은 관례적으로 버스 시스템을 통하여 이루어진다.
데이터 처리량을 증가시키기 위해, 일반적으로 마이크로프로세서는 처리 속도를 증가시키면서 동작되고, 따라서, 전송 주파수를 또한 증가시킨다. PC 시스템의 전체 성능을 제한하지 않도록 하기 위해 해당 버스 시스템 상의 전송 주파수와 처리 속도를 마찬가지로 증가시키고자 노력한다. 그러나, 이것은 일반적으로 물리적 및/또는 전기적 문제를 야기할 수 있다. 특히, 복수개의 기능 유닛이 접속되는 비교적 긴 버스 시스템의 경우에, 전송 주파수를 증가시키면 전송될 신호의 심각한 반사 및 장애가 일어날 수 있다. 이것은 신호의 품질 및 전송되는 데이터의 검출성을 저하시킬 수 있다. 이러한 반사 및 장애는, 예를 들면, 다수개가 접속된 기능 유닛 및 그에 의한 전기적 파라미터의 적당한 적용에 대한 제한된 가능성에 의해 발생할 수 있으며, 그리고/또는 버스 시스템 및 접속된 기능 유닛의 제한된 전기적 특성에 의해 발생할 수도 있다.
본 발명은 데이터 처리 디바이스와 기능 유닛 간의 신호 전송을 위한 배열에 관한 것이다.
본 발명은 도면을 참조하여 더 상세하게 설명된다.
도 1은 본 발명에 따른 배열의 일 실시예를 도시한다.
도 2는 본 발명에 따른 배열의 추가의 실시예를 도시한다.
본 발명의 목적은 전송되는 신호의 검출성을 양호하게 하면서도 데이터 처리율을 비교적 높게 할 수 있도록 데이터 처리 디바이스와 기능 유닛 간의 신호 전송을 위한 배열을 제공하는 것이다.
본 발명의 목적은 청구항 1에 따른 신호 전송을 위한 배열에 의해 달성될 수 있다.
신호를 전송하기 위한 본 발명의 배열을 사용함으로써 전송되는 신호의 비교적 높은 처리율을 얻을 수 있다. 이것은 제 1 버스 시스템과 제 2 버스 시스템이 전송 유닛에 의해 전기적으로 디커플링됨으로써 달성된다. 결과적으로, 제 1 버스 시스템과 제 2 버스 시스템이 동일한 데이터 처리율을 가지면서 상이한 데이터 전송 주파수로 동작되는 것이 가능하게 된다. 이 경우에, 데이터 처리 디바이스는, 예를 들면, 비교적 높은 전송 주파수로 동작된다.
데이터 처리 디바이스의 인터페이스 유닛은, 예를 들면, 비교적 높은 데이터 전송 주파수를 처리할 수 있는 제조기술로 제조된다. 본 발명에 따른 배열은 기능 유닛 또는 그것의 인터페이스 유닛이 제 2 제조기술로 제조하는 것이 가능해지고, 제 2의 제조기술은 상기 제조기술에 비하여 보다 느린 데이터 전송 주파수를 가능하게 한다. 다시 말하면, 제 1 제조기술로 제조된 인터페이스 유닛과 제 2 제조 기술로 제조된 인터페이스 유닛의 전송되는 신호의 최대 주파수를 서로 상이하게 할 수 있다.
더우기, 버스 시스템을 전기적으로 디커플링함으로써 상대적으로 적은 신호 반사가 발생하도록 보다 높은 전송 주파수와 버스 시스템을 구현할 수 있다. 결과적으로, 신호 품질 및 전송 주파수가 상당히 증가될 수 있다. 그러나, 버스 시스템을 전기적으로 디커플링함으로써, 결과적으로, 기능 유닛이 접속되는 제 2 버스 시스템의 전기적 요건 및 기능 유닛 그자체 또는 그것의 인터페이스 유닛의 전기적 요건을 증가시킬 필요가 없어진다.
본 발명은 PC 시스템의 메인 메모리 시스템에 특히 유리하게 사용될 수 있다. 이것은 관례상 상대적으로 긴 메모리 버스 시스템을 포함하는데, 이 메모리버스 시스템에는 일반적으로 소위 RAM이라고 하는 메모리 회로를 포함하는 하나 이상의 기능 유닛이 접속된다. 이러한 전송 유닛을 계획함으로써, 데이터 처리 디바이스, 예를 들면, 마이크로프로세서 또는 마이크로컨트롤러와 비교하여 다른 데이터 주파수로 메모리 버스 또는 접속된 메모리 회로를 동작시킬 수 있다. 메모리 모듈의 경우에, 일반적으로 인터페이스 유닛(소위 인터페이스라고 언급됨)의 높은 전송 주파수를 얻기는 상대적으로 어려운데, 이것은 상대적으로 제조비용을 낮추기 위해 양호한 블로킹(blocking)을 나타내는 선택 트랜지스터를 구비하는 작은 메모리 셀로 제품공정이 최적화되기 때문이다. 이 경우에, 상당히 고가의 제품공정을 거치지 않고는 메모리 기술이 고속의 트랜지스터를 제공할 수 없다는 것은 일반적으로 공지되어 있다. 그러나, 전송 유닛은 이제 고속의 논리 기술에서 개발될 수 있다. 이것의 결과로써, 제 1 버스 시스템으로의 전송 유닛의 인터페이스 유닛 및 데이터 처리 디바이스의 인터페이스 유닛이 매우 높은 주파수로 구성될 수 있다.
시스템 성능을 향상시키기 위해, 한정된 수의 신호를 저장하는 고속 버퍼 메모리가 전송 유닛에 제공될 수 있다. 그러한 버퍼 메모리는 마지막 요청된 신호가 저장되는 소위 캐시 메모리로 불리운다. 결과적으로, 빈번하게 요구되는 커맨드 및 데이터가 캐시 메모리에서 이용가능하기 때문에 버스 시스템을 경유하는 액세스가 가속화될 수 있다.
본 발명의 일 실시예에서, 전송 유닛은 신호가 주파수 분할 다중화 방법으로 전송되도록 구현된다. 다시 말하면, 기능 유닛으로의 제 2 버스 시스템에서, 예를 들면, 상대적으로 낮은 주파수는 상대적으로 넓은 데이터/커맨드 워드와 결합된다.그러한 주파수 분할 다중화 방식은 일반적으로 마이크로컨트롤러에 의해 직접적으로 실행될 수 없는데, 이것은 일반적으로 추가의 버스 시스템에 많은 인터페이스가 요구되기 때문에 마이크로컨트롤러의 하우징 상에 과도하게 많은 접속부가 필요하기 때문이다.
본 발명에 따른 다른 실시예에서, 버스 시스템중의 하나는 이진 신호를 전송하도록 설계되고 다른 각각의 버스 시스템은 소위 다중레벨 신호를 전송하도록 설계된다. 다중레벨 신호는 일반적으로 논리상태를 나타내는 두개 이상의 전압 레벨을 갖는 신호이다. 이 경우에, 전송 유닛은 신호가 이진 신호와 다중레벨 신호 간을 변환하면서 전송되는 방식으로 구체화된다. 결과적으로, 제 1 버스 시스템은, 예를 들면, 이진 신호를 전송하기 위해 상대적으로 높은 주파수로 동작되도록 하는 것이 가능하다. 부가하여, 이 신호는 상대적으로 낮은 신호 레벨로 동작될 수 있다. 이것과는 대조적으로, 제 2 버스 시스템은 신호 주파수를 감소하기 위해 다중레벨 신호를 전송하기 위한 낮은 주파수로 동작될 수 있다. 부가하여, 다중레벨 신호를 지원하는 보다 높은 신호 레벨 또는 신호 전압을 선택하는 것이 가능하다.
버스 시스템중 하나는 전송 유닛과 데이터 처리 유닛에만 접속된다. 따라서, 보다 높은 신호 주파수로 동작되는 버스 시스템에 대하여, 상대적으로 포은 신호 주파수에서 상대적으로 작은 반사가 일어나도록 구성될 수 있는 소위 두지점간(point to point) 접속이 이루어진다. 이것의 결과로써, 신호 품질 및 신호 주파수가 상당히 더 증가될 수 있다.
상대적으로 긴 버스 시스템상에서, 기능 유닛을 사용하고 이 기능 유닛을 버스 시스템에 전기적으로 접속하는 추가의 접속 디바이스가 제공된다면, 신호 반사 및 신호 장애가 일반적으로 증폭되게 된다. 따라서, 본 발명은, 예를 들면, 소위 커넥터 스트립(strip) 형태의 접속 디바이스를 구비하는 버스 시스템의 경우에 이롭게 사용될 수 있다. 제 2 버스 시스템이 그러한 접속 디바이스를 구비한다면, 제 2 버스 시스템의 전송 주파수는 신호 반사가 상대적으로 작도록 선택될 수 있다.
본 발명의 실시예에서, 데이터 처리 디바이스 및 전송 유닛은 공통의 인쇄 회로 기판 모듈상에 배열된다. 인쇄 회로 기판 모듈은. 예를 들면, 소위 PC 시스템의 마더보드(motherboard)이다. 따라서, 제 1 버스 시스템과 데이터 처리 디바이스 간의 제 1 버스 시스템을 매우 높은 주파수로 동작시키는 것이 가능하다.
대안으로, 기능 유닛 및 전송 유닛이 공통의 인쇄 회로 기판 모듈상에 배열되는 것 또한 가능하다. 기능 유닛이 DRAM 형태의 메모리 회로를 포함한다면, 인쇄 회로 기판 모듈은, 예를 들면, 소위 DIMM 모듈로서 구현된다.
본 발명의 다른 이로운 점들이 종속항에 개시되어 있다.
각 도면은 데이터 신호 또는 신호의 전송을 위한 배열을 도시한다. 이 경우에, 데이터 신호라는 용어는 데이터 처리 디바이스에서 처리하는, 예를 들면, 데이터, 커맨드 또는 어드레스에 관한 정보를 포함하는 디지털 신호에 대한 일반적인 용어로써 사용된다.
도 1은 일반적인 PC 시스템의 주 메모리 시스템의 실시예를 도시한다. 마이크로프로세서(4)는 소위 마이크로컨트롤러로 설계된 데이터 처리 디바이스(1)와 통신한다. 통신은, 예를 들면, 1GH의 주파수로 실행된다. 마이크로컨트롤러로 구현된 데이터 처리 디바이스(1)는 마이크로프로세서(4)에 의한, 예를 들면, 주 메모리 모듈로써 구현된 기능 유닛(2), I/O 어셈블리(6) 및 그래픽 카드(5) 같은 각종 시스템 컴포넌트로의 액세스를 제어한다. 버스 시스템(10) 상으로의 전송은 이 경우에 1GHz의 주파수로 실행된다.
마이크로컨트롤러(1)는 제 1 제조기술로 제조되는 인터페이스 유닛(11)을 구비한다. 인터페이스로 언급되는 인터페이스 유닛(11)은 제 1 버스 시스템(10)에 접속된다. 제 2 버스 시스템(20)에는 기능 유닛(2)을 채택하고 그 기능 유닛(2)을 제 2 버스 시스템(20)에 전기적으로 접속하기 위해 설계된 커넥터 스트립(21)이 제공된다. 기능 유닛(2) 각각은 인터페이스 유닛(12)를 구비하는데, 이 인터페이스 유닛은 제 2 제조기술로 제조되고 커넥터 스트립(21)에 의해 제 2 버스 시스템(20)에 접속된다. 이러한 배열은, 제 1 버스 시스템(10)을 경유하여 마이크로컨트롤러(1)에 접속되고 제 2 버스 시스템(20)을 경유하여 기능 유닛(2)에접속되는 전송 유닛(3)을 추가로 구비한다. 이 경우에, 전송 유닛(3)은 마이크로컨트롤러(1)와 기능 유닛(2) 간에 데이터 신호를 전송하고 변환하는 역할을 하고 제 1 버스 시스템(10)과 제 2 버스 시스템(20)을 전기적으로 디커플링하는 역할을 한다. 이러한 예시적 실시예에서, 기능 유닛(2) 각각은, 바람직하게는 DRAM으로 설계된 집적 메모리 회로를 포함한다. 버스 시스템(20)은 버스 시스템(10)의 주파수보다 낮은 주파수로 동작된다.
이 경우에, 마이크로컨트롤러(1)의 인터페이스(11)와 기능 유닛(2)의 각각의 인터페이스(12)는 전송되는 데이터 신호의 최대 주파수가 상이하다. 예를 들면, 인터페이스(11)는 빠른 제조기술로 제조되고 인터페이스(12)는 비교적 느린 제조기술로 제조된다. 이 경우에, 소위 메모리 버스 기능을 하는 제 2 버스 시스템(20)은 비교적 길며 전형적으로 복수의 커넥터 스트립(21) 또는 모듈 슬롯을 구비한다. 이것은 신호 반사 및 장애를 발생시킨다.
상기 실시예에서, 마이크로프로세서(4)는 마이크로컨트롤러로 구현된 데이터 처리 디바이스(1)에 접속된다. 대안으로, 마이크로프로세서(4)는 도 1 에 점선으로 도시된 제 3 버스 시스템(30)을 경유하여 전송 유닛(3)에 접속될 수 있다. 전송 유닛(3)에 의해, 데이터 신호는 버스 시스템(30)을 경유하여 마이크로프로세서(4)와 기능 유닛(2) 간에 직접적으로 교환된다.
도 1에서, 제 1 버스 시스템(10)은 단지 전송 유닛(3)과 마이크로컨트롤러(1)에만 접속되어 있다. 소위 두지점간의 상기 접속은 심지어 높은 신호 주파수에서도 (소위 임피던스 정합에 의해) 상대적으로 작은 신호 반사가일어나도록 구성될 수 있다. 따라서, 버스 시스템(10)은 신호 품질에 손상을 주지 않으면서 상대적으로 높은 신호 주파수로 동작될 수 있다.
이러한 전송 유닛(3)의 계획은 버스 시스템(10)과 버스 시스템(20)이 높은 데이터 처리율을 가지면서 서로 상이한 신호 주파수로 동작할 수 있게 하는 것을 가능하게 한다. 메모리 버스(20) 또는 위에 메모리 회로가 배열된 기능 유닛(2)은 더 낮은 신호 주파수로 동작될 수 있어 메모리 회로를 제조하기 위해 이전의 메모리 기술을 이롭게도 사용할 수 있게 된다. 이 경우에, 전송 유닛(3)의 개발은 기능 유닛(2) 또는 그 위에 배열된 메모리 회로의 개발과는 무관하다. 따라서, 전송 유닛(3)은 비교적 빠른 논리 기술로 개발될 수 있다.
전송 유닛(3)은, 예를 들면, 데이터 신호가 주파수 분할 다중화 방식으로 전송되도록 구현된다. 다시 말하면, 전송 유닛(3)은 한정된 데이터/커맨드 워드 폭을 갖는 버스 시스템(10) 상의 고주파 데이터 신호를 보다 큰 데이터/커맨드 워드 폭을 갖는 버스 시스템(20) 상에 더 낮은 주파수로 전송한다. 예를 들면, 데이터 신호가 4:1로 다중화된다면, 버스 시스템(10) 상에 연속적으로 제공되는 네개의 데이터 또는 커맨드 워드가 버스 시스템(20)에서는 네배로 폭은 넓어지지만 동일한 이유로 주파수가 네배 낮아지는 데이터 또는 커맨드 워드로 변환된다. 다시 말하면, 상기 실시예에서, 높은 신호 주파수를 갖는 협소한 버스 시스템(10)이 낮은 신호 주파수를 갖는 넓은 버스 시스템(2)으로 변환된다.
다른 실시예에서, 대안으로, 신호 주파수를 추가로 감소하기 위해 소위 다중레벨 신호를 사용하는 것이 가능하다. 다중 레벨 신호를 사용하면, 두개 이상의전압 레벨이 버스 라인상으로 전송된다. 이것은 특히 비교적 높은 전압으로 동작하는 버스 시스템에 적용할 수 있다. 이 경우에, 버스 시스템(10)은 이진 데이터 신호로 동작되고 따라서 비교적 낮은 전압 및 고주파로 동작될 수 있다. 메모리 버스에서, 다중레벨 신호를 지원하는 보다 높은 전압을 선택하는 것이 가능하다. 이것은 버스 시스템(10, 20)의 전기적 디커플링이 전송 유닛(3)에 의해 실현되기 때문에 가능하다. 전송 유닛(3)은 버스 시스템(10) 상의 이진 데이터 신호와 버스 시스템(20) 상의 다중레벨 데이터 신호 간의 변환을 실행한다.
인터페이스 유닛(11, 12)은, 예를 들면, 데이터 신호용 버스 드라이버를 각각 포함한다. 마이크로프로세서(4)는 주 메모리 시스템으로의 액세스를 제어하거나 또는 제어 목적으로 마이크로컨트롤러(1)와 통신하는 소위 중앙 처리 유닛이라고 하는 중앙 제어 및 연산 유닛을 포함한다. 액세스를 가속화하기 위해, 전송 유닛(3)은 마지막으로 유고된 한정된 수의 데이터 신호를 저장하는 버퍼 메모리(9)를 구비한다. 이러한 버퍼 메모리는 바람직하게 소위 캐시 메모리라고 하는 고속 버퍼 메모리로 구현된다.
도 1에 따른 예시적 실시예에 따라, 데이터 처리 디바이스 또는 마이크로컨트롤러(1) 및 전송 유닛(3)은 공통 인쇄 회로 기판 모듈(7)상에 배열된다. 따라서, 비교적 높은 주파수로 비교적 짧은 버스 시스템(10)을 동작시키는 것이 가능하여, 신호 반사 및 장애 영향이 최소화된다. 인쇄 회로 기판 모듈(7)은, 예를 들면, 마이크로프로세서(4) 및 추가의 어셈블리(5, 6)가 추가적으로 적용되는 PC 시스템의 소위 마더보드이다.
도 2에 도시된 본 발명에 따른 배열의 추가 실시예에서, 해당 전송 유닛(3)을 함께 구비하는 메모리 모듈 또는 기능 유닛(2)은 각각의 경우에 공통의 인쇄 회로 기판 모듈(8) 상에 배열된다. 이것은 상대적으로 낮은 주파수 메모리 모듈을 사용하는 것을 추가적으로 가능하게 한다. 그러나, 버스 시스템(10)은 도 1에 비하여 더 길게 제조되어야하고, 더우기, 버스 시스템(10)은 커넥터 스트립(21)을 경유하여 추가적으로 경로지정된다. 메모리 모듈(2)이 적용되는 인쇄 회로 기판 모듈(8)은, 예를 들면, DIMM 모듈이다.

Claims (11)

  1. 신호를 전송하기 위한 배열에 있어서,
    제 1 버스 시스템(10)에 접속되고, 제 1 주파수로 신호를 전송하기 위한 데이터 처리 디바이스,
    제 2 버스 시스템(20)에 접속되고, 집적 메모리 모듈을 구비하며, 상기 제 1 주파수와는 상이한 제 2 주파수로 신호를 전송하기 위한 기능 유닛,
    상기 제 1 버스 시스템(10)을 경유하여 상기 데이터 처리 디바이스(1)에 접속되고 상기 제 2 버스 시스템(20)을 경유하여 상기 기능 유닛에 접속되며, 상기 데이터 처리 디바이스(1)와 상기 기능 유닛(2) 간에 신호를 변환하여 전송하고 상기 제 1 버스 시스템(10)과 상기 제 2 버스 시스템(20)을 전기적으로 디커플링하기 위한 전송유닛(3)을 포함하는
    배열.
  2. 제 1 항에 있어서,
    상기 전송 유닛(3)은 신호가 주파수 분할 다중화 방식으로 전송되도록 구현되는 것을 특징으로 하는
    배열.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 버스 시스템(10, 20)이 단지 상기 전송 유닛(3)과 상기 데이터 처리 유닛(1)에만 접속되는 경우에, 상기 버스 시스템(10) 중의 하나는 이진 신호를 전송하도록 설계되고 다른 각각의 버스 시스템(20)은 다중레벨 신호를 전송하도록 설계되는 것을 특징으로 하는
    배열.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 데이터 처리 디바이스(1)와 상기 전송 유닛(3)은 공통의 인쇄 회로 기판 모듈(7) 상에 배열되는 것을 특징으로 하는
    배열.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기능 유닛(2)과 상기 전송 유닛(3)은 공통의 인쇄 회로 기판 모듈(8) 상에 배열되는 것을 특징으로 하는
    배열.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 데이터 처리 디바이스(1)는 마이크로프로세서로 설계되는 것을 특징으로 하는
    배열.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 배열은 상기 데이터 처리 디바이스(1)에 접속된 마이크로프로세서(4)를 구비하는 것을 특징으로 하는
    배열.
  8. 제 7 항에 있어서,
    상기 마이크로 프로세서는 제 3 버스 시스템(30)을 경유하여 상기 전송 유닛(3)에 접속되고,
    상기 전송 유닛(3)은 상기 마이크로프로세서(4)와 상기 기능 유닛(2) 간에 신호를 전송하도록 설계되는 것을 특징으로 하는
    배열.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 2 버스 시스템(20)은, 상기 기능 유닛(2)을 채택하도록 설계되고 상기 기능 유닛(2)을 상기 제 2 버스 시스템(20)에 전기적으로 접속하는 접속 디바이스(21)를 구비하는 것을 특징으로 하는
    배열.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 전송 유닛(3)은 한정된 수의 신호를 저장하는 버퍼 메모리(9)를 포함하는 것을 특징으로 하는
    배열.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 데이터 처리 디바이스(1)는 제 1 제조 기술로 제조되는 인터페이스 유닛(11)을 구비하고,
    상기 기능 유닛(2)은 제 2 제조 기술로 제조되는 인터페이스 유닛(12)을 구비하며,
    상기 제 1 제조 기술로 제조된 상기 인터페이스 유닛(11)과 상기 제 2 제조기술로 제조된 상기 인터페이스 유닛(12)은 전송되는 신호의 최대 주파수가 상이한 것을 특징으로 하는
    배열.
KR1020027015004A 2000-05-09 2001-05-08 신호 전송 장치 KR100561119B1 (ko)

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