KR20030016532A - a method for forming a bit line of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 비트라인 형성방법에 관한 것으로, 특히 디램(DRAM)의 비트라인 형성시 공정을 단순화하여 공정 시간 단축과 비용을 절감시킬 수 있는 반도체 소자의 비트라인 형성방법에 관한 것이다.The present invention relates to a method of forming a bit line of a semiconductor device, and more particularly, to a method of forming a bit line of a semiconductor device which can reduce a process time and reduce a cost by simplifying a process when forming a bit line of a DRAM.
도 1a 내지 도 1f는 종래의 반도체 소자의 비트라인 형성방법을 나타낸 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of forming a bit line of a conventional semiconductor device.
도 1a에 도시한 바와 같이 반도체 기판(10)에 셀 영역과 주변영역을 정의하고, 액티브 영역과 소자격리 영역을 정의한다. 그리고 상기 소자격리 영역을 선택적으로 식각하여 트랜치를 형성한 후, 상기 트랜치에 산화막을 매립하여 필드 산화막(11)을 형성한다.As shown in FIG. 1A, a cell region and a peripheral region are defined in the semiconductor substrate 10, and an active region and a device isolation region are defined. After the device isolation region is selectively etched to form a trench, an oxide film is embedded in the trench to form a field oxide film 11.
이어, 상기 기판(10)에 일정간격을 복수개의 갖는 게이트 절연막(12), 게이트 전극(13), 제 1 절연막(14)으로 이루어진 워드라인(15)을 형성하고, 상기 워드라인(15) 측벽에 제 2 절연막 스페이서(16)를 형성한다. 이때, 상기 제 1 절연막(14)은 나이트라이드이다.Subsequently, a word line 15 including a plurality of gate insulating layers 12, a gate electrode 13, and a first insulating layer 14 having a plurality of predetermined intervals is formed on the substrate 10, and sidewalls of the word lines 15 are formed. The second insulating film spacer 16 is formed on the substrate. In this case, the first insulating layer 14 is nitride.
그리고 상기 워드라인(15) 및 제 2 절연막 스페이서(16)를 마스크로 이용한 불순물 이온주입 공정을 통해 반도체 기판(10)의 활성영역에 소오스/드레인 영역을 형성한다.A source / drain region is formed in the active region of the semiconductor substrate 10 through the impurity ion implantation process using the word line 15 and the second insulating layer spacer 16 as a mask.
도 1b에 도시한 바와 같이 상기 워드라인(15)을 포함한 전면에 제 3 절연막(17)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화한다. 이때, 상기 CMP 공정시 상기 제 1 절연막(14)을 스톱층으로 이용한다. 그리고 상기 제 3 절연막(17)은 ILD(Inter Layer Direction)이다.As shown in FIG. 1B, the third insulating layer 17 is deposited on the entire surface including the word line 15, and then planarized by using a chemical mechanical polishing (CMP) process. In this case, the first insulating layer 14 is used as a stop layer in the CMP process. The third insulating layer 17 is an inter layer direction (ILD).
이어, 상기 기판(10) 표면이 선택적으로 노출되도록 상기 제 3 절연막(17)을 식각하여 복수개의 랜딩 플러그 콘택(Landing Plug Contact : LPC)(18)을 형성한다.Subsequently, the third insulating layer 17 is etched to selectively expose the surface of the substrate 10 to form a plurality of landing plug contacts (LPCs) 18.
도 1c에 도시한 바와 같이 상기 랜딩 플러그 콘택(18)을 포함한 전면에 제 1 폴리 실리콘을 증착한 후, CMP 공정을 실시하여 상기 랜딩 플러그 콘택(18)에 매립되도록 랜딩 플러그 폴리(Landing Plug Poly :LPP)(19)를 형성한다.As shown in FIG. 1C, after depositing the first polysilicon on the entire surface including the landing plug contact 18, the landing plug poly may be embedded to be embedded in the landing plug contact 18 by performing a CMP process. LPP) 19 is formed.
도 1d에 도시한 바와 같이 상기 결과물 상부에 제 4 절연막(20)을 증착하고, 상기 제 4 절연막(20)상에 제 1 포토레지스트(21)를 증착한 후, 노광 및 현상공정을 이용하여 상기 제 1 포토레지스트(21)를 패터닝한다. 이때, 상기 제 4 절연막(20)은 ILD이다.As shown in FIG. 1D, a fourth insulating film 20 is deposited on the resultant, a first photoresist 21 is deposited on the fourth insulating film 20, and then the exposure and development processes are performed. The first photoresist 21 is patterned. In this case, the fourth insulating film 20 is an ILD.
이어, 상기 패터닝된 제 1 포토레지스트(21)를 마스크로 이용하여 상기 셀 영역의 랜딩 플러그 폴리(19)가 선택적으로 노출되도록 비트라인 콘택홀(22)을 형성한다.Subsequently, the bit line contact hole 22 is formed to selectively expose the landing plug poly 19 of the cell region using the patterned first photoresist 21 as a mask.
도 1e에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(21)를 제거한 후, 상기 전면에 제 2 포토레지스트(23)를 증착하고 노광 및 현상공정을 이용하여 제 2 포토레지스트(23)를 패터닝한다.After removing the patterned first photoresist 21 as shown in FIG. 1E, a second photoresist 23 is deposited on the entire surface, and the second photoresist 23 is patterned using an exposure and development process. do.
이어, 패터닝된 제 2 포토레지스트(23)를 마스크로 이용하여 상기 주변영역의 기판(10) 표면 및 게이트 전극(13)이 선택적으로 노출되도록 금속배선 콘택홀(24)을 형성한다.Subsequently, the metallization contact hole 24 is formed to selectively expose the surface of the substrate 10 and the gate electrode 13 of the peripheral region using the patterned second photoresist 23 as a mask.
도 1f에 도시한 바와 같이 상기 패터닝된 제 2 포토레지스트(23)를 제거한후, 상기 비트라인 콘택홀(22) 및 금속배선 콘택홀(24)을 포함한 제 4 절연막(20)상에 금속층을 증착한다.After removing the patterned second photoresist 23 as shown in FIG. 1F, a metal layer is deposited on the fourth insulating layer 20 including the bit line contact hole 22 and the metal wiring contact hole 24. do.
그리고 상기 금속층을 선택적으로 패터닝하여 상기 셀 영역의 비트라인 콘택홀(22)에 비트라인(25a)을 형성하고, 상기 금속배선 콘택홀(24)에 금속배선(25b)을 형성한다.The metal layer is selectively patterned to form bit lines 25a in the bit line contact holes 22 of the cell region, and metal wires 25b are formed in the metal wire contact holes 24.
그러나 상기와 같은 종래의 반도체 소자의 비트라인 형성방법에 있어서는 다음과 같은 문제점이 있었다.However, the conventional method of forming a bit line of a semiconductor device as described above has the following problems.
셀 영역의 비트라인 콘택홀과 주변영역의 금속배선 콘택홀 형성시 식각 선택비에 의해 각각 포토리소그래피 공정과 식각공정을 실시한다.The photolithography process and the etching process are performed by etching selectivity when forming the bit line contact hole in the cell region and the metal wiring contact hole in the peripheral region.
따라서, 공정단계의 증가로 비용문제가 나타나고, 비트라인 콘택홀 및 금속배선 콘택홀의 깊이가 깊어짐에 따라 후 공정의 금속층 증착시 스텝 커버리지(Step Coverage)와 저항이 증가한다.Therefore, cost increases due to an increase in process steps, and as the depths of the bit line contact holes and the metal wiring contact holes become deeper, step coverage and resistance increase during the deposition of the metal layer in the subsequent process.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 셀 영역의 비트라인 콘택홀을 형성하지 않고 비트라인을 형성하므로 공정을 단순화시켜 비용을 절감하고, 공정시간을 단축시킬 수 있는 반도체 소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.The present invention has been made in order to solve the above problems, so that the bit line is formed without forming the bit line contact hole in the cell region, thereby simplifying the process and reducing the cost and shortening the process time. The purpose is to provide a line forming method.
도 1a 내지 도 1f는 종래의 반도체 소자의 비트라인 형성방법을 나타낸 공정 단면도1A to 1F are cross-sectional views illustrating a method of forming a bit line of a conventional semiconductor device.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 소자의 비트라인 형성방법을 나타낸 공정 단면도2A through 2E are cross-sectional views illustrating a method of forming a bit line of a semiconductor device in accordance with an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 필드 산화막101 semiconductor substrate 102 field oxide film
103 : 게이트 절연막 104 : 게이트 전극103: gate insulating film 104: gate electrode
105 : 제 1 절연막 106 : 워드라인105: first insulating film 106: word line
107 : 제 2 절연막 스페이서 108 : 제 3 절연막107: Second insulating film spacer 108: Third insulating film
109 : 랜딩 플러그 콘택 110 : 랜딩 플러그 폴리109: landing plug contact 110: landing plug poly
111 : 포토레지스트 112 : 금속배선 콘택홀111 photoresist 112 metal wiring contact hole
113a : 비트라인 113b : 금속배선113a: Bit line 113b: Metal wiring
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 비트라인 형성방법은 셀 영역 및 주변영역을 갖는 반도체 기판에 있어서, 상기 반도체 기판에 일정간격을 갖는 복수개의 트랜지스터를 형성하는 단계와, 상기 트랜지스터를 포함한 전면에 제 1 절연막을 형성하고, 상기 기판 표면이 노출되도록 제 1 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀에 매립되도록 플러그를 형성하는 단계와, 상기 주변영역의 기판 표면 및 트랜지스터가 노출되도록 제 2 콘택홀을 형성하는 단계와, 상기 제 2 콘택홀을 포함한 전면에 금속층을 증착하고, 선택적으로 패터닝하여 상기 셀 영역의 플러그와 연결되는 비트라인과, 상기 주변영역에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.In the method of forming a bit line of a semiconductor device of the present invention for achieving the above object, in the semiconductor substrate having a cell region and a peripheral region, forming a plurality of transistors having a predetermined interval on the semiconductor substrate, Forming a first insulating film on a front surface of the substrate, forming a first contact hole to expose the surface of the substrate, forming a plug to fill the first contact hole, a substrate surface and a transistor in the peripheral region Forming a second contact hole so that the light is exposed, depositing a metal layer on the entire surface including the second contact hole, and selectively patterning the bit line connected to the plug of the cell region, and forming a metal wiring on the peripheral region. It characterized by comprising the step of forming.
또한, 상기 플러그 형성시 CMP 공정을 이용하여 상기 복수개의 트랜지스터가 서로 절연되는 것이 바람직하다.In addition, when the plug is formed, the plurality of transistors are preferably insulated from each other using a CMP process.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 비트라인 형성방법에 대하여 보다 상세히 설명하기로 한다.Hereinafter, a bit line forming method of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 소자의 비트라인 형성방법을 나타낸 공정 단면도이다.2A through 2E are cross-sectional views illustrating a method of forming a bit line of a semiconductor device in accordance with an embodiment of the present invention.
도 2a에 도시한 바와 같이 셀 영역과 주변영역을 갖는 반도체 기판(101)에 액티브 영역과 소자격리 영역을 정의한 후, 상기 소자격리 영역을 선택적으로 식각하여 트랜치를 형성한다. 그리고 상기 트랜치에 산화막을 매립하여 필드 산화막(102)을 형성한다.As shown in FIG. 2A, an active region and a device isolation region are defined in a semiconductor substrate 101 having a cell region and a peripheral region, and then the device isolation region is selectively etched to form a trench. An oxide film is embedded in the trench to form a field oxide film 102.
이어, 상기 기판(101)에 일정간격을 갖는 복수개의 게이트 절연막(103), 게이트 전극(104), 제 1 절연막(105)으로 이루어진 워드라인(106)을 형성하고, 상기 워드라인(106) 측벽에 제 2 절연막 스페이서(107)를 형성한다. 이때, 상기 제 1 절연막(105)은 나이트라이드이다.Subsequently, a word line 106 including a plurality of gate insulating films 103, a gate electrode 104, and a first insulating film 105 having a predetermined interval is formed on the substrate 101, and the sidewalls of the word lines 106 are formed. The second insulating film spacer 107 is formed on the substrate. In this case, the first insulating layer 105 is nitride.
그리고 상기 워드라인(106) 및 제 2 절연막 스페이서(107)를 마스크로 이용한 불순물 이온주입 공정을 통해 반도체 기판(101)의 활성영역에 소오스/드레인 영역을 형성한다.A source / drain region is formed in the active region of the semiconductor substrate 101 through the impurity ion implantation process using the word line 106 and the second insulating layer spacer 107 as a mask.
도 2b에 도시한 바와 같이 상기 워드라인(106)을 포함한 전면에 제 3 절연막(108)을 증착한 후, CMP(Chemical Mechanical Polishing) 공정을 이용하여 평탄화한다. 이때, 상기 CMP 공정시 상기 제 1 절연막(104)을 스톱층으로 이용한다. 그리고 상기 제 3 절연막(108)은 ILD(Inter Layer Direction)이다.As shown in FIG. 2B, the third insulating film 108 is deposited on the entire surface including the word line 106, and then planarized by using a chemical mechanical polishing (CMP) process. In this case, the first insulating film 104 is used as a stop layer in the CMP process. The third insulating layer 108 is an inter layer direction (ILD).
이어, 상기 기판(101) 표면이 선택적으로 노출되도록 상기 제 3 절연막(108)을 식각하여 복수개의 랜딩 플러그 콘택(Landing Plug Contact : LPC)(109)을 형성한다.Next, the third insulating layer 108 is etched to selectively expose the surface of the substrate 101 to form a plurality of landing plug contacts (LPCs) 109.
도 2c에 도시한 바와 같이 상기 랜딩 플러그 콘택(109)을 포함한 전면에 제 1 폴리 실리콘을 증착한 후, CMP 공정을 실시하여 상기 랜딩 플러그 콘택(109)에 매립되도록 랜딩 플러그 폴리(Landing Plug Poly :LPP)(110)를 형성한다.As shown in FIG. 2C, after the first polysilicon is deposited on the entire surface including the landing plug contact 109, a landing plug poly may be embedded to be embedded in the landing plug contact 109 by performing a CMP process. LPP) 110 is formed.
여기서, 상기 CMP 공정을 이용하여 랜딩 플러그 폴리(110) 형성시 상기 제 1 절연막(105)을 스톱층으로 이용하여 상기 랜딩 플러그 폴리(110)는 제 1 절연막(105)에 의해 각각 절연된다.Here, when the landing plug poly 110 is formed using the CMP process, the landing plug poly 110 is insulated by the first insulating layer 105 by using the first insulating layer 105 as a stop layer.
도 2d에 도시한 바와 같이 상기 결과물 상부에 포토레지스트(111)를 증착하고, 노광 및 현상 공정을 이용하여 패터닝한 후, 상기 패터닝된 포토레지스트(111)를 마스크로 이용하여 상기 주변영역의 기판(101) 표면 및 게이트 전극(104)이 선택적으로 노출되도록 복수개의 금속배선 콘택홀(112)을 형성한다.As shown in FIG. 2D, the photoresist 111 is deposited on the resultant, patterned using an exposure and development process, and then the substrate of the peripheral region is formed using the patterned photoresist 111 as a mask. 101. A plurality of metallization contact holes 112 are formed to selectively expose the surface and the gate electrode 104.
도 2e에 도시한 바와 같이 상기 패터닝된 포토레지스트(111)를 제거한 후, 상기 금속배선 콘택홀(112)을 포함한 전면에 금속층을 증착하고 선택적으로 패터닝하여 상기 셀 영역의 랜딩 플러그 폴리(110)와 선택적으로 연결된 비트라인(113a)을 형성함과 동시에 상기 주변영역의 금속배선 콘택홀(112)에 금속배선(113b)을 형성한다. 이때, 상기 금속층은 텅스텐이다.After removing the patterned photoresist 111 as illustrated in FIG. 2E, a metal layer is deposited on the entire surface including the metallization contact hole 112 and selectively patterned to form the landing plug poly 110 of the cell region. The bit line 113a may be selectively connected, and the metal line 113b may be formed in the metal wire contact hole 112 of the peripheral area. In this case, the metal layer is tungsten.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 비트라인 형성방법에 의하면, 종래에 비해 포토공정과 식각공정을 한 단계씩 감소시킬 수 있다.As described above, according to the method for forming a bit line of the semiconductor device of the present invention, the photo process and the etching process can be reduced by one step as compared with the conventional method.
따라서, 공정시간의 단축과 공정 비용을 절감시킬 수 있다.Therefore, the process time and the process cost can be reduced.
그리고 종래에 비해 하나의 층간 절연막이 생략되므로 전체적으로 반도체 소자의 높이가 낮아짐으로써 콘택 공정이 용이하고 저항을 감소시킬 수 있다.In addition, since one interlayer insulating film is omitted in comparison with the related art, the overall height of the semiconductor device is lowered, so that the contact process is easy and the resistance can be reduced.
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