KR20030015887A - 간단한 칩 식별 - Google Patents

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KR20030015887A
KR20030015887A KR10-2003-7000530A KR20037000530A KR20030015887A KR 20030015887 A KR20030015887 A KR 20030015887A KR 20037000530 A KR20037000530 A KR 20037000530A KR 20030015887 A KR20030015887 A KR 20030015887A
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circuit
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electrical device
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KR10-2003-7000530A
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마틴 아이스베르그
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텔레호낙티에볼라게트 엘엠 에릭슨(피유비엘)
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Abstract

전기 장치 내의 회로를 식별하는 기술이 개시되어 있다. 일 실시예에서, 부가적인 전류 싱크 경로들이 전기 장치 내의 하나 이상의 회로와 연관되고, 전류 신크 경로에 의해 인출된 부가적인 전류의 측정은 연관 회로를 식별하는 데 사용될 수 있다. 다른 실시예에서, 특별 모드의 동작은, 식별되어야 하는 회로가 컨트롤러로부터의 컨트롤 신호에 응답하여 식별자 신호를 출력하는 회로 장치에서 구현된다. 또 다른 실시예에서는, 시프트 레지스터가 컨트롤러로부터의 컨트롤 신호에 응답하여 특별 모드의 동작에서 활성화되고 식별자 워드를 직렬로 출력한다.

Description

간단한 칩 식별{SIMPLE CHIP IDENTIFICATION}
전기 장치는 통상 몇가지 형태의 기계적인 케이스 내부에 장착된 하나 이상의 회로 기판으로 구성된다. 이 회로 기판은 통상 각 기판에 장착된 다수의 회로들을 더 갖는다. 종종 전기 장치 내의 각 기판에 장착된 하나 이상의 회로들을 식별할 필요가 있다. 예를 들면, 장치에 새로운 소프트웨어가 로드되고 적절한 버전의 소프트웨어는 전기 장치 내의 회로의 식별자에 의존하는 경우에는, 전기 장치 내의 회로들의 식별자를 결정할 필요가 있을 것이다. 물론, 전기 장치의 수동 검사가 실시될 수 있다. 그러나, 이와 같은 수동 검사의 경우, 장황한 분해가 요구될 수 있다. 또한, 분해 후에도, 회로 기판의 개별 회로들의 식별자는 시각적 검사에 의해 이들을 용이하게 식별할 수 있을 정도로 쉽게 분명하지 않을 수 있다. 따라서, 전기 장치 내에 배치된 하나 이상의 회로들의 식별자를 외부 존재(external entity)에 전기적으로 전달할 수 있는 능력을 갖는 것이 유리하다.
종래, 전기 장치 내의 회로의 식별자의 전기적인 전달(communication)은 양방향 통신 버스를 사용하여 실시되었다. 이러한 종래 기술에 의하면, 장치는 양방향 버스를 통해 수신된 요구들에 응답하여 장치 내의 회로의 식별자를 양방향 버스상에 출력한다. 종래, 양방향 통신 버스들은 소량의 에너지를 소비하는 표준 셀들을 사용한 CMOS 회로로 구현되었다. 그러나, 전기 장치가 아날로그 바이폴라 회로를 사용하는 경우, 양방향 버스의 사용은 그 복잡성과 고전력 소비 때문에 비실용적이다. 따라서, 아날로그 바이폴라 회로를 갖는 전기 장치들은 통상 단방향 통신만이 가능하기 때문에, 데이터를 전송하는 능력을 갖지 않고 데이터를 수신할 수만 있다. 따라서, 전기 장치 내의 회로들의 식별자 또는 식별자들을 전달하는 것은, 전기 장치가 1차적으로 아날로그 바이폴라 회로를 사용하는 경우에는 문제가 된다.
본 발명은 일반적으로 전기 장치 내의 회로를 식별하는 기술에 관한 것이다.
본 발명의 목적 및 이점은 다음 도면을 참조한 상세한 설명을 숙지함으로써 이해될 것이다.
도 1a 및 도 1b는 본 발명의 예시적인 실시예에 의한 회로 식별 회로의 블록도.
도 2는 본 발명에 의한 전류 싱킹(sinking) 회로의 개략적인 도면.
도 3은 본 발명의 전류 싱킹 회로와 관련된 전류와 저항의 그래프.
도 4는 본 발명에 의한 정합 저항을 사용한 전류 싱킹 회로의 개략적인 도면.
도 5는 본 발명의 예시적인 실시예에 의한 회로 식별 회로의 블록도.
도 6은 본 발명의 실시예에 의한 예시적인 시프트 레지스터의 개략적인 도면.
따라서, 본 발명의 예시적인 실시예들의 목적은 전기 장치 내의 회로를 식별하는 기술을 제공하는 것이다.
"포함한다(comprises)" 및 "포함하는(comprising)"의 용어는, 이 명세서에서 사용되는 경우, 기술된 특징, 인티저(INTEGER), 단계들 또는 구성 소자들의 존재를 특정화시키기 위해 사용된다는 것이 강조되어야 하지만, 이 용어들의 사용은 하나 이상의 다른 특징, 인티저, 단계들, 구성 소자들 또는 그 그룹들의 존재 또는 추가를 배제하지는 않는다.
본 발명의 예시적인 일 실시예에 의하면, 전기 장치 내의 회로가 식별된다. 일부 실시예에서, 이는, 회로에 의해 인출된 제1 전류를 측정하고; 수회, 즉 n회 동안(n은 1이상의 수), 회로에 의해 인출된 전류에 영향을 주도록 회로의 적어도 일부를 연속적으로 제어하고, n회 각각에 대해, 회로에 의해 인출된 영향을 받은전류를 측정함으로써 실현된다. 그 후, 회로의 식별자는 n개의 영향을 받은 각각의 전류들과 제1 전류 사이의 차이에 대응하는 n개의 값을 사용하여 결정된다.
일부 실시예에서는, n을 1로 하여도 충분하고, 다수의 가능한 회로들 중에서 관심 있는 특정 회로를 식별할 수 있다.
본 발명의 다른 예시적인 실시예에 의하면, 전기 장치 내의 회로를 식별하는 시스템이 제공된다. 상기 예시적인 실시예는, 제1 회로 경로를 통해 회로에 제어 신호를 보내는 로직, 상기 제어신호에 응답하여, 제2 회로 경로를 통해 하나 이상의 신호를 회로로부터 출력하는 로직, 및 상기 하나 이상의 신호에 기초하여 회로를 식별하는 로직을 포함한다.
본 발명의 다른 예시적인 실시예에 의하면, 전기 장치 내의 회로를 식별하는 방법이 제공된다. 상기 예시적인 실시예는, 제1 회로 경로를 통해 회로에 제어 신호를 보내는 단계, 상기 제어신호에 응답하여, 제2 회로 경로를 통해 하나 이상의 신호를 회로로부터 출력하는 단계, 및 상기 하나 이상의 신호에 기초하여 회로를 식별하는 단계를 포함한다.
이하 본 발명의 각종 특징들은 도면에 따라 설명되고, 유사한 부분들은 동일한 참조 부호로 나타낸다.
본 발명의 각종 양태들은 다수의 예시적인 실시예와 관련하여 보다 상세하게 설명될 것이다. 본 발명의 이해를 용이하게 하기 위해, 발명의 많은 양태들이 시스템의 요소들에 의해 행해지는 일련의 동작들로 기술된다. 각 실시예에서는, 특정 회로(즉, 특정 기능을 행하도록 상호접속된 개별적인 로직 게이트)에 의해, 하나 이상의 프로세서에 의해 실행되는 프로그램 지시에 의해, 또는 두 가지의 조합에 의해 각종 동작들이 행해질 수 있다. 또한, 본 발명은 이하에 기재된 기술들을 프로세서가 처리하게 하는 컴퓨터 지령들의 적절한 조합을 기억하고 있는 컴퓨터 판독가능한 기억 매체의 임의의 형태 내에서 전체가 구현되도록 부가적으로 고려될 수 있다. 따라서, 본 발명의 각종 양태들은 다른 형태로 실시될 수 있고, 모든 이러한 형태들은 본 발명의 범위 내인 것으로 고려될 수 있다. 본 발명의 각종 양태의 각각에 대해, 이러한 실시예의 임의의 형태는, 상기된 동작을 행하기 위해 "구성된 로직(logic configured to)" 또는 상기된 동작을 행하는 "로직(logic that)"로 간주될 수 있다.
도 1a 및 도 1b는 전기 장치 내에서 식별될 회로들이 단방향 통신을 수신할 수 있는 경우에 이용될 수 있는 본 발명의 예시적인 실시예를 설명한다. 도 1a에 도시된 바와 같이, 전기 장치(100)는 다수의 회로들, 예를 들어, 다수의 ASIC's(Application Specific Integrated Circuits)을 포함할 수 있다. 그러나, 설명의 편의상, 단지 3개의 ASIC's(115, 120, 125)가 도 1a에 도시되어 있다. ASIC3(125)과 같은 ASIC를 식별하기 위해, 부가적인 모니터링 및 제어 장치들이 전기 장치(100)에 접속되어 있다. 전원(105)은 전류계(110)를 통해 각 ASIC(115, 120, 125)에 접속되어, 각각에 전류의 공급을 제공한다. 컨트롤러(130)는 컨트롤 라인(140)을 통해 전원(105)에 부가적으로 접속되고, 단방향 버스(145)를 통해 식별될 ASIC3(125)에 접속된다.
일 실시예에서, ASIC3(125)의 식별은 라인(140)을 통해 전원(105)에 명령을 보내는 컨트롤러(130)에 의해 초기화된다. 이 명령은 전원 라인(160)을 통해 ASIC's으로 공급될 소정 전압 레벨을 설정한다. 다른 실시예에서는, 전원 전압이 고정될 수 있기 때문에, 컨트롤러는 전압 레벨 설정 명령을 전원(105)으로 보낼 필요가 없다. 그러나, 어느 한쪽의 실시예에서, 전류계(110)는 초기시간 t1에서 ASIC's에 의해 인출되는 전류의 합을 모니터하기 위해 전원 라인(160)과 직렬로 배치되어 있다. 그 후, 시간 t1에서, 모니터된 전류 레벨은 통신 라인(155)을 통해 컨트롤러(130)로 전해진다. 컨트롤러(130)는 여기서 기준 전류 iref라고 부기된, ASIC's에 의해 인출되는 전류들의 합을 메모리에 기억시킨다.
그 후, 컨트롤러(130)는 식별될 ASIC과 연관되어 있거나 그 내부에 배치되어 있는 전류 경로(150)를 "스위치 인(switch in)"하기 위한 명령을 단방향 버스(145)를 통해 초기화시킨다(ASIC3의 식별은 도 1에 도시되어 있음). 전류 경로(150)를 "스위치 인"하는 것에 의해, 상이한 양의 전류 iref+ Δi가 전원(105)으로부터 흐른다. 전류 경로(150)를 "스위치 인"한 후, 제2 시간 t2에서 ASIC들에 의해 인출되는 전류들의 합이 전류계(110)에 의해 측정되고, 그 측정치가 컨트롤러(130)에 전달된다.
그 후, 컨트롤러(130)는 시간 t1에서 측정된 인출 전류 iref의 합으로부터 t2에서 측정된 인출 전류의 합을 뺀다. 이 차감된 결과는 전류 경로(150)에 기인하는 전류의 변화 Δi와 동일하다. 전류 경로(150)는 경로(150)에 의해 인출된 서로 다른 전류가 ASIC3(125)의 식별자에 대응하도록 설계될 수 있다. 이 경로에 의해 인출된 전류는, 다른 타입의 ASIC's, 상이한 벤더(vendor)에 의해 제조되지만 동일한 타입의 ASIC, 또는 동일한 벤더에 의해 제조된 동일한 타입의 ASIC의 상이한 버전과 관련될 수 있다. 따라서, ASIC의 각 버전은 상이한 Δi를 유도하고, 상기한 바와 같이 컨트롤러에 의해 결정된 Δi는 ASIC을 식별하는 데 사용될 수 있다.
도 1b는 본 발명의 다른 실시예를 설명한다. 도 1b의 구성은, 단방향 버스(145')가 측정될 ASIC(ASIC3(125))으로 진행하지 않지만 대신 제2 ASIC,ASIC2(120)에 컨트롤러(130)를 접속시키고 있다는 것을 제외하면, 도 1a의 구성과 유사하다. 또한, ASIC2(120)는 전류 경로(150)를 "스위치 인/아웃"하기 위한 컨트롤 신호를 공급하는 컨트롤 버스(13)를 갖는다. 이는 단방향 버스(145')를 통해 ASIC2(120)에 의해 수신된 명령에 응답하여 행해진다. 다른 점에서는 이 구성의 동작은 도 1a에 대해 상술한 바와 동일하기 때문에 반복하지 않는다.
전기 장치의 회로(도 1a 및 도 1b에 도시된 ASIC3(125) 등)를 식별하기 위해, 하나 이상의 전류 싱킹 경로가 회로에 내장되거나 연관될 수 있다. 이러한 전류 싱킹 회로의 일례가 도 2에 도시되어 있다. 이러한 전류 싱킹 경로(200)는 스위치 트랜지스터(210)과 직렬인 저항기(205)를 포함한다. "활성화" 명령이 단방향 버스(145')를 통해 컨트롤러(130)로부터 수신되면, 트랜지스터 스위치(210)가 "턴온"된다. 그 후, ASIC3(125)에 의해 명목상(nominally) 인출되는 전류 이상의 부가적인 전류가 저항기(205)를 통해 인출된다. 이에 따라 부가적인 전류 Δi가 저항기(205)의 저항값에 의해 설정된다.
상기 예시적인 실시예에서는, 식별될 수 있는 회로 ASIC3(125)의 상이한 버전들 또는 리비전의 수에 대한 제한이 저항기(205)의 정확도에 의해 설정된다. 공지되어 있는 바와 같이, 저항기 정확도(즉, 명목상의 값과의 편차)는 각각의 저항기의 질과 종류에 따라 변한다. 예를 들어, 집적된 저항기의 정확도는 20% 정도로 낮을 수 있다. 싱크 경로(200)에서의 사용을 위해 선택된 저항기(205)(도 2)의 정확도는, 회로가 식별될 수 있는 상이한 전류 Δi의 범위를 결정한다. 저항기(205)에 대한 상이한 저항값들(즉, R1, R2, R3,....,Rn)은, 명목상의 값으로부터의 그들의 편차가 "오버랩"되는 차분 전류(Δi)의 범위를 생성하지 않는 경우에만 사용될 수 있다. 도 3에 도시된 바와 같이, R1및 R2의 최대 허용 오차는 각각 Δi1max(300) 및 Δi2max(310)에 대응하는 차분 전류의 범위를 생성한다. 도면에 도시된 바와 같이, 이들 두 범위의 차분 전류의 "오버랩"이 없기 때문에, R1및 R2에 대응하는 회로 리비전/버전은 용이하게 구별될 수 있다. 그러나, 도 3의 330으로 나타낸 바와 같이, R3의 값이, R2의 차분 전류를 "오버랩"할 수 있는 차분 전류의 범위를 생성하도록 부정확하게 설정되면, R2또는 R3와 관련된 ASIC의 식별이 부정확하게 될 수 있다.
상술한 바와 같이, 식별될 수 있는 회로 버전수 제한의 예시적인 하나의 해결책은 정합된 저항값들을 갖는 저항기를 포함하는 2개의 전류 싱킹 경로를 사용한다. 이러한 해결책의 일례는 도 4에 설명되어 있고, 여기서, 정합 저항 RMatch1(400) 및 RMatch2(405)가 관련된 회로 버전을 식별하는 데 사용된다. 저항 RMatch1(400) 및 RMatch2(405)의 각각이 명목상의 값으로부터 20% 또는 그 이상 차이나는 저항값을 갖는다면, 이 저항기들은 그 실제 저항값들이 서로의 매우 낮은 허용 오차값(약 1%) 내에 있도록 서로 정합된다. 동작시, 2개의 전류 경로는 연속적으로 또는 동시에 "활성화"되고, 측정된 차분 전류들 ΔiMatch1과ΔiMatch2의 비가 회로를 식별하기 위해결정될 수 있다.
이러한 예시적인 실시예에서, ASIC 회로의 버전은 RMatch2에 대해 선택된 다수의 RMatch1에 의해 설정될 수 있다. 따라서, RMatch2는 그 실제 저항값이 RMatch1의 저항값의 일부(1/n)가 되도록 선택된다.
RMatch2= RMatch1* (1±ε)/n
여기서 n = 서로 다른 회로 리비전의 각각에 할당된 수 {1, 2, 3, ....};이고
ε= RMatch2가 RMatch1의 1/n 내에 있는 허용 오차(tolerance)이다.
따라서, RMatch2와 관련된 회로를 식별하기 위해 사용되는 측정된 전류비는 다음과 같다:
이에 의해, 회로 식별시 오류는 RMatch1과 RMatch2사이의 정합 허용 오차에 의해 결정된다.
도 2 및 도 4에 도시된 회로 식별 회로는, 상기된 바와 같이, 단지 설명을위한 것이다. 당업자들이라면, 다수의 상이한 전류 경로 회로 구성이 본 발명의 일반적인 원리에 따라 사용될 수 있다는 것을 알 것이다. 예를 들면, 일부 실시예에서 ASIC3은 컨트롤러(130)로부터의 지시에 응답하여 전원(105)으로부터 보다 적은 전류가 인출되도록 구성될 수 있다. 이러한 구성에서는 단방향(145)의 컨트롤 신호가 전원(105)으로부터 인출되는 전류를 제한하도록 ASIC3의 부가 저항을 "스위치 인"할 수 있다.
본 발명의 또 다른 예시적인 실시예는 도 5에서 설명된다. 이 실시예는 식별될 회로(도면에 있어서는 ASIC2)가 단방향 또는 양방향 버스에 의해 통신할 수는 없지만, 전기 장치(200) 내의 적어도 하나의 다른 회로(225)에 의해 모니터될 수 있는 출력(260)을 갖는다. 또한, 식별될 회로는 예를 들면 전기 장치(200) 내의 식별될 단방향 버스 또는 단일 컨트롤 신호(즉, 하나의 로직 핀) 등의 컨트롤 신호(265)에 의해 제어될 수 있어야 한다. ASIC2(200)가 디지털 로직 신호보다는 아날로그 신호를 생성하는 하나의 예시적인 실시예에서, 모니터링 회로 ASIC3(225)은 ASIC2(220)으로부터의 아날로그 출력 전압 또는 전류 신호를 디지털 신호를 변환하는 아날로그 디지털(A/D) 컨버터를 포함할 수 있다. 다른 예시적인 실시예에서, 모니터링 회로(225)는 ASIC2(220)로부터 하나 이상의 로직 신호를 수신하기 위한 로직 인터페이스를 더 포함할 수 있다. 도시된 회로 구성에 있어서, ASIC2(220) 및 ASIC3(225)의 A/D 컨버터는 전기 장치(200)가 정상적으로 동작하고 있으면 회로 식별 이외의 목적으로 사용된다. 다음과 같은 예시적인 실시예의 회로 식별 기능은 컨트롤러(230)에 의해 초기화될 수 있는 특별 모드의 동작이다.
ASIC2(220)가 ASIC1(215)로부터의 컨트롤 신호(265)에 응답하여 아날로그 전압 또는 전류 신호를 생성하는 예시적인 실시예에서는, ASIC3(225)의 A/D 컨버터가 아날로그 신호를, ASIC2(220)를 식별하기 위해 사용될 수 있는 디지털 표시로 변환한다. 이러한 구성에서, 컨트롤러(230)는 ASIC1(215)가 단방향 버스/로직 핀(265)을 통해 명령을 초기화하도록 지시하여, ASIC2(220)이 아날로그 전압 또는 전류 신호를 출력하게 한다. A/D 변환된 아날로그 전압 또는 전류 신호는 그 후 양방향 버스(245)를 통해 컨트롤러(230)로 전달된다. 그 후 컨트롤러(230)는 ASIC3(225)로부터 수신된 디지털 표시에 기초하여 ASIC2(220)를 식별한다.
당업자들은 도 5에 도시된 ASIC's(ASIC1(215), ASIC2(220), ASIC3(225))가 동일한 회로의 상이한 부분들일 수 있다는 것을 알 것이다. 예를 들면, ASIC1(215)은 무선 통신 장치의 트랜시버의 디지털 베이스밴드 회로의 컨트롤러일 수 있고, ASIC3(225)는 무선 통신 장치의 트랜시버 내에서 A/D 컨버터를 포함하는, 혼합신호 베이스밴드 회로일 수 있다. ASIC2(220)로 나타내는 회로는 컨트롤러와 혼합 신호 베이스밴드 회로 사이에 개재된 회로일 수 있고, 또는 선택적으로 제품에 있어서 임의의 회로일 수도 있다.
모니터링 회로 ASIC3(225)이 로직 인터페이스를 포함하는 예시적인 실시예에서는, ASIC2(220)로부터의 출력이 하나 이상의 로직 신호일 수 있다. 그 후 ASIC3(225)에 의해 수신된 하나 이상의 로직 신호는 ASIC2(220)의 식별을 위해 양방향 버스(245)를 통해 컨트롤러(230)로 전달된다. ASIC2(220)에게 자신을 식별하도록 요구하는 컨트롤러(230)로부터의 지시에 응답하여 ASIC1(215)는 우선 로직 명령을 초기화시킨다. 이 기능을 행하기 위해, ASIC2(220)은 도 6에 도시된 예시적인 4비트 레지스터(600)와 같은 병렬 입력 시프트 레지스터를 사용할 수 있다. 이 경우의 시프트 레지스터로의 병렬 입력(P1, P2, P3, P4)(605)은 ASIC2(220)의 식별자를 유일하게 지정하도록 선택되고, 예를 들어, (로직 로우에 대한) 그라운드 접속로 또는 (로직 하이에 대한) 전원 전압으로의 병렬 입력들의 직접 접속을 통해 하드 와이어드(hard wired)될 수 있다.
ASIC1(215)로부터의 로직 컨트롤 신호는 다음의 방식으로 시프트 레지스터로의 하드 코드된 식별자 입력들의 로딩을 초기화한다. 도 6의 시프트 레지스터에서는, 모든 RS 플립플롭(610)이 우선 클리어되고(클리어 입력은 하이), 프리셋 단자(Pr)(620)를 공급하는 출력 A, B, C, 및 D(620)를 갖는 NAND 게이트(615)는 낮은 병렬-인에이블 (PE) 전압을 인가함으로써 초기에 디스에이블된다. 다음, 클리어 입력(625)은 로우로 설정되고, PE 단자(630)는 RS 플립플롭(610)의 각각의 Pr 입력들(620)에 하드 코드된 식별자 워드를 인가하도록 하이로 설정된다. 이에 의해, 하드 와이어드된 데이터 워드는, 클럭에 관계 없이, 내부 프리셋 단자 A, B, C, 및 D(620), 및 플립플롭 출력으로 전송된다. 그 후, PE 레벨(630)은 로우로 설정되어 NAND 게이트(615)를 디스에이블시키고, 클럭 입력(635)의 3개의 클럭 펄스의 인가에 의해 하드 코드된 식별자 워드가 출력 단자 Q3(640)에서 직렬로 나타난다. 회로 식별자의 변경은, 시프트 레지스터로의 하드 코드된 입력을 변경시킴으로써 행해질 수 있다. 당업자들은 도 6에 예시적으로 도시된 시프트 레지스터가 보다 많은 플립 플롭을 포함하도록 수정됨으로써, ASIC 식별자 워드의해상도(resolution)가 증가한다는 것을 알 것이다.
본 발명은 특정 실시예를 참조하여 기재되어 있다. 그러나, 상기된 바람직한 실시예 이외의 소정 형식으로 본 발명을 구체화시킬 수 있다는 것은 당업자들에게 자명하다. 이는 본 발명의 정신으로부터 벗어나지 않고 행해질 수 있다.
예를 들면, 상기된 기술들에 의해 식별될 수 있는 가능한 회로의 수는, 복수의 전류 측정치를 생성하기 위해 부가적인 측정(병렬 또는 직렬로)을 행함으로써 늘어날 수 있다. 즉, 수회, 즉 n회 동안, 회로에 의해 인출되는 전류에 영향을 주도록 회로의 적어도 일부가 연속적으로 제어되고, n회 각각에 대해, 회로에 의해 인출되는 영향을 받은 전류가 측정된다. 이들 실시예에서, n은 1보다 큰 수이다. (상기한 실시예들은 n을 1로 함으로써 도출될 수 있다는 것을 인식할 것이다.) 그 후, n개의 영향을 받은 각 전류와 제1 전류 사이의 차이에 대응하는 n개의 값들을 사용하여 회로의 식별자가 결정된다. 이들 n개의 측정값들은, 함께 고려되었을 때, 해당 회로를 식별할 수 있는 "워드"를 형성한다.
이와 같이, 바람직한 실시예는 단지 예시적이고 어떠한 경우에도 제한적으로 간주되어서는 안된다. 본 발명의 범위는 상기된 설명 보다는, 첨부된 청구범위에 의해 주어지며, 청구범위 내에서 이루어지는 모든 변경 및 등가물은 이에 포함되도록 의도된다.

Claims (14)

  1. 전기 장치 내의 회로를 식별하는 방법에 있어서,
    상기 회로에 의해 인출된 제1 전류를 측정하는 단계;
    수회, 즉 n회 동안, 회로에 의해 인출된 상기 전류에 영향을 주도록 상기 회로의 적어도 일부를 연속적으로 제어하고, 상기 n회 각각에 대해, 상기 회로에 의해 인출된 상기 영향을 받은 전류를 측정하는 단계(n은 1 이상의 수); 및
    상기 n개의 영향을 받은 각각의 전류들과 상기 제1 전류 사이의 차이에 대응하는 n개의 값을 사용하여 상기 회로의 식별자(identity)를 결정하는 단계
    를 포함하는 회로 식별 방법.
  2. 제1항에 있어서, n은 1인 회로 식별 방법.
  3. 전기 장치 내의 회로를 식별하는 시스템에 있어서,
    제1 회로 경로를 통해 상기 회로에 컨트롤 신호를 보내는 로직;
    상기 컨트롤 신호에 응답하여, 하나 이상의 신호를 제2 회로 경로를 통해 상기 회로로부터 출력하는 로직; 및
    상기 하나 이상의 신호에 기초하여 상기 회로를 식별하는 로직
    을 포함하는 회로 식별 시스템.
  4. 제3항에 있어서, 상기 하나 이상의 신호를 출력하는 상기 로직은 시프트 레지스터를 포함하는 회로 식별 시스템.
  5. 제4항에 있어서, 상기 시프트 레지스터로의 입력들은 하드 와이어드된 접속(hard wired connection)인 회로 식별 시스템.
  6. 제3항에 있어서, 상기 하나 이상의 신호는 아날로그 신호를 포함하고, 상기 회로를 식별하는 상기 로직은 상기 아날로그 신호를, 상기 회로 식별을 나타내는 디지털 신호로 변환하는 A/D 컨버터를 포함하는 회로 식별 시스템.
  7. 제3항에 있어서, 상기 하나 이상의 신호는 하나 이상의 디지털 신호를 포함하고, 상기 회로를 식별하는 상기 로직은 상기 하나 이상의 디지털 신호를 수신하는 로직 인터페이스를 포함하는 회로 식별 시스템.
  8. 전기 장치 내의 회로를 식별하는 방법에 있어서,
    제1 회로 경로를 통해 상기 회로에 컨트롤 신호를 보내는 단계;
    상기 컨트롤 신호에 응답하여 제2 회로 경로를 통해 하나 이상의 신호를 상기 회로로부터 출력하는 단계; 및
    상기 하나 이상의 신호에 기초하여 상기 회로를 식별하는 단계
    를 포함하는 회로 식별 방법.
  9. 제8항에 있어서, 상기 출력 단계는 시프트 레지스터로부터 상기 하나 이상의 신호를 출력하는 단계를 더 포함하는 회로 식별 방법.
  10. 제9항에 있어서, 하드 와이어드된 접속을 시프트 레지스터의 입력들에 제공하는 단계를 더 포함하는 회로 식별 방법.
  11. 제8항에 있어서, 상기 하나 이상의 신호는 하나 이상의 디지털 신호를 포함하고, 로직 인터페이스에서 상기 하나 이상의 디지털 신호를 수신하는 단계를 더 포함하는 회로 식별 방법.
  12. 제11항에 있어서, 회로 식별 위해 상기 하나 이상의 디지털 신호를 컨트롤러에 전달(communication)하는 단계를 더 포함하는 회로 식별 방법.
  13. 제8항에 있어서, 상기 하나 이상의 신호는 아날로그 신호를 포함하고 상기 아날로그 신호에 기초하여 디지털 신호를 생성하는 단계를 더 포함하는 회로 식별 방법.
  14. 제13항에 있어서, 회로 식별을 위해 상기 디지털 신호를 컨트롤러에 전달하는 단계를 더 포함하는 회로 식별 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100700150B1 (ko) * 2004-10-06 2007-03-29 주식회사 미래엔지니어링 오·폐수 중 질소제거장치 및 이를 이용한 질소제거방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10319935A1 (de) * 2003-05-02 2004-11-18 Deutsche Thomson-Brandt Gmbh Verfahren zur Bereitstellung einer Bedienoberfläche zur Bedienung eines Gerätes in einem Netzwerk verteilter Stationen sowie Netzwerkgerät für die Durchführung des Verfahrens
US7960985B2 (en) * 2008-01-25 2011-06-14 Hewlett-Packard Development Company, L.P. Identification of integrated circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS514791B1 (ko) 1971-03-16 1976-02-14
EP0128986B1 (en) * 1982-12-23 1991-02-27 Sumitomo Electric Industries Limited Monolithic microwave integrated circuit and method for selecting it
JPH0382560A (ja) 1989-08-25 1991-04-08 Sharp Corp サーマルヘッド検査方式
JPH0555339A (ja) 1991-08-23 1993-03-05 Fujitsu Ltd 半導体デバイス測定装置
JPH08136612A (ja) 1994-11-04 1996-05-31 Hitachi Ltd 電子装置の電気特性測定方法および測定装置
US6202181B1 (en) * 1996-11-04 2001-03-13 The Regents Of The University Of California Method for diagnosing bridging faults in integrated circuits
US6222358B1 (en) * 1997-08-25 2001-04-24 Ntc, Inc. Automatic circuit locator
DE19852917A1 (de) 1998-11-17 2000-05-25 Bosch Gmbh Robert Verfahren und Anordnung zur Ermittlung der Leerlaufspannung einer Batterie

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100700150B1 (ko) * 2004-10-06 2007-03-29 주식회사 미래엔지니어링 오·폐수 중 질소제거장치 및 이를 이용한 질소제거방법

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