KR20030003322A - Method of simultaneously forming a diffusion barrier and a ohmic contact using titanium nitride - Google Patents
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Abstract
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 확산방지막과 오믹콘택층의 이중층을 구비하는 반도체소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a double layer of a diffusion barrier and an ohmic contact layer.
최근에 고집적, 고속화가 요구되는 반도체소자의 제조에 있어서, 기생 저항을 감소시키기 위한 배선 물질의 저저항화 연구가 활발하다.In recent years, in the manufacture of semiconductor devices requiring high integration and high speed, studies on lowering resistance of wiring materials for reducing parasitic resistance have been actively conducted.
예를 들어, 다층 배선의 경우, 금속배선을 구성하는 알루미늄(Al)의 고신뢰성 확보를 위해 알루미늄(Al)의 그레인 사이즈(Grain size)를 대형화, 고배향화하고 있는 한편, 높은 신뢰성을 확보하고 저저항화를 실현하기 위해 구리(Cu)로의 물질 변환이 검토되고 있다. 그리고, 게이트 전극(Gate electrode) 및 비트라인(Bitline)과 같은 도전층 배선의 경우에는 집적화에 따른 공정의 저온화를 위해 몰리브덴(Mo), 텅스텐(W)을 이용한 실리사이드에서 티타늄(Ti), 코발트(Co), 니켈(Ni) 등을 이용한 실리사이드로의 물질 변환이 함께 검토되고 있다.For example, in the case of multi-layered wiring, in order to secure high reliability of aluminum (Al) constituting the metal wiring, the grain size of aluminum (Al) is increased and aligned, while ensuring high reliability and low Material conversion to copper (Cu) has been studied to realize resistance. In the case of conductive layer wiring such as a gate electrode and a bitline, titanium (Ti) and cobalt in silicide using molybdenum (Mo) and tungsten (W) to lower the process due to integration. Substance conversion into silicide using (Co), nickel (Ni), and the like has been studied together.
상술한 몰리브덴(Mo)과 텅스텐(W)을 이용한 실리사이드는 800℃ 이하의 온도에서 80 μΩcm 이하의 비저항을 얻는 것이 어렵지만, 티타늄실리사이드(이하 'TiSi2'라 약칭함)에서는 C54 상에서 13∼20μΩcm로 낮아진다.The above-mentioned silicide using molybdenum (Mo) and tungsten (W) is difficult to obtain a specific resistance of 80 μΩcm or less at a temperature of 800 ° C. or lower, but in titanium silicide (hereinafter, abbreviated as 'TiSi 2 ') on 13 to 20 μΩcm on C54. Lowers.
자세히 설명하면 TiSi2는 30∼60μΩcm 정도의 높은 비저항을 가지는 사방정계 기부 중심 상(Orthorhombic base-centered phase)(이하 'C49 상'이라 약칭함)과 12∼20μΩcm 정도의 비저항을 갖는 보다 열역학적으로 안정한 사방정계 면 중심상(Orthorhombic face-centered phase)(이하 'C54 상'이라 약칭함)으로서 존재한다.In detail, TiSi 2 is more thermodynamically stable with an orthorhombic base-centered phase (hereinafter abbreviated as C49 phase) having a high resistivity of about 30 to 60 μΩcm and a resistivity of about 12 to 20 μΩcm. It exists as an Orthorhombic face-centered phase (abbreviated as C54 phase).
한편, 반도체소자 제조시, 트랜지스터의 소스/드레인과 금속배선의 콘택저항을 개선시키고, 캐패시터의 플러그와 하부전극간의 접착성, 이온확산 방지 및 콘택 저항을 개선시키기 위해 확산방지막인 TiN과 오믹콘택층(Ohmic contact)인 TiSi2가 이중층을 이루는 구조를 적용하고 있다.Meanwhile, in manufacturing semiconductor devices, TiN and ohmic contact layers, which are diffusion barrier films, are used to improve the contact resistance of the source / drain and metal wiring of the transistor and to improve adhesion between the plug and the lower electrode of the capacitor, prevention of ion diffusion, and contact resistance. A structure in which a TiSi 2, which is an ohmic contact, forms a double layer.
도 1a 내지 도 1c는 종래기술의 제 1 예에 따른 TiN/TiSi2의 이중층을 구비하는 트랜지스터의 제조 방법을 도시한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a transistor including a double layer of TiN / TiSi 2 according to a first example of the prior art.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 게이트산화막(12), 게이트전극(13)을 순차적으로 형성한다. 이 때, 게이트전극(13)은 폴리실리콘, 금속 또는 폴리실리콘과 금속의 적층막일 수 있는데, 바람직하게는 폴리실리콘을 이용한다.As shown in FIG. 1A, the gate oxide film 12 and the gate electrode 13 are sequentially formed on the semiconductor substrate 11. In this case, the gate electrode 13 may be polysilicon, a metal, or a laminated film of polysilicon and a metal, preferably polysilicon.
계속해서, 게이트전극(13)을 마스크로 이용한 저농도 불순물 이온주입으로 반도체기판(11)에 LDD(Lightly Doped Drain) 영역(14)을 형성한 후, 전면에 절연막을 증착 및 전면식각하여 게이트전극(13)의 양측벽에 접하는 스페이서(15)를 형성한다.Subsequently, the LDD (Lightly Doped Drain) region 14 is formed on the semiconductor substrate 11 by implanting low-concentration impurity ions using the gate electrode 13 as a mask, and then an insulating film is deposited and etched on the entire surface to form a gate electrode ( The spacer 15 which contacts the both side walls of the 13 is formed.
그리고, 게이트전극(13) 및 스페이서(15)를 마스크로 이용한 고농도 불순물 이온주입으로 LDD 영역(14)에 접속되는 소스/드레인(16)을 형성한다.Then, the source / drain 16 connected to the LDD region 14 is formed by the implantation of high concentration impurity ions using the gate electrode 13 and the spacer 15 as a mask.
계속해서, 전면에 400℃에서 물리적기상증착법(Physical Vapor Depostion; PVD)으로 티타늄(이하 'Ti'라 약칭함)(17)을 증착한다.Subsequently, titanium (hereinafter, abbreviated as 'Ti') 17 is deposited on the front surface by physical vapor deposition (PVD) at 400 ° C.
도 1b에 도시된 바와 같이, 1차 열처리로서 질소분위기의 급속열처리(Rapid Thermal Process; RTP)를 실시하여 Ti(17)과 게이트 전극(13) 및 소스/드레인(16)의 실리콘(Si)간의 확산에 의해 불안정한 C49상 TiSi2(117a)가 형성되는데, C54 상으로의 상전이가 아직 이루어지지 않았기 때문에 C49상 TiSi2(17a)는 높은 비저항을 가진다.As shown in FIG. 1B, a rapid thermal process (RTP) of a nitrogen atmosphere is performed as a first heat treatment, and the Ti (17) and the gate electrode (13) and the silicon (Si) of the source / drain (16) are treated. An unstable C49 phase TiSi 2 (117a) is formed by diffusion, but the C49 phase TiSi 2 (17a) has a high specific resistance because the phase transition to the C54 phase has not yet been achieved.
도 1c에 도시된 바와 같이, 미반응 Ti을 화학용액에 의해 제거한 후, 1차 열처리보다 높은 온도에서 2차 열처리를 실시하여 C49상 TiSi2(17a)를 안정된 저저항의 C54상 TiSi2(17b)로 상전이시킨다.As shown in FIG. 1C, after the unreacted Ti is removed by a chemical solution, the second heat treatment is performed at a temperature higher than the first heat treatment, thereby the C49 phase TiSi 2 (17a) is stabilized and the low resistance C54 phase TiSi 2 (17b). Phase change to).
도 1d에 도시된 바와 같이, 층간절연막(Inter Layer Dielectric; ILD)(18)을 증착한 후, 콘택홀을 형성하여 C54상 TiSi2(17b)를 노출시키고, 콘택홀에 확산방지막으로서 티타늄나이트라이드(이하 'TiN'이라 약칭함)(19a)와 금속배선(19b)을 증착한다.As shown in FIG. 1D, after depositing an interlayer dielectric (ILD) 18, a contact hole is formed to expose the C54 phase TiSi 2 (17b), and titanium nitride as a diffusion barrier in the contact hole. (Hereinafter abbreviated as 'TiN') 19a and metal wiring 19b are deposited.
그러나, 최근에 반도체 소자의 고집적화에 따라 게이트전극과 불순물확산층의 폭이 감소하여 고저항을 갖는 C49상 TiSi2에서 저저항의 C54상 TiSi2로의 상전이가 어려워지고 있다.Recently, however, the width of the gate electrode and the impurity diffusion layer decreases with increasing integration of semiconductor devices, making it difficult to transition from C49 phase TiSi 2 having high resistance to C54 phase TiSi 2 having low resistance.
그 이유는, 반도체 소자의 크기가 작아지면서 게이트 선폭이 감소함에 따라실리콘과 Ti이 반응하여 형성되는 C49상 TiSi2의 내부에서 일어나는 C54상의 핵생성이 어려워지기 때문이다. C54상의 핵생성은 3개의 결정립이 만나서 이루는 결정립 경계에서 발생하므로 C49의 결정립 크기에 따라 C54의 단위면적당 핵의 개수가 달라진다.The reason is that as the size of the semiconductor device decreases and the gate line width decreases, nucleation of the C54 phase occurring inside the C49 phase TiSi 2 formed by the reaction between silicon and Ti becomes difficult. Since nucleation on C54 occurs at the grain boundary formed by three grains, the number of nuclei per unit area of C54 varies according to the grain size of C49.
전술한 것처럼, Ti과 폴리실리콘이 반응하여 게이트 상부에 형성시킨 C49상의 결정립 크기는 0.20㎛ 이상의 크기를 갖는다. 따라서, 게이트 선폭이 0.25㎛ 이하가 되면 C54상의 단위면적당 형성되는 핵의 수는 급격히 감소한다.As described above, the grain size of the C49 phase formed by reacting Ti and polysilicon formed on the gate has a size of 0.20 µm or more. Therefore, when the gate line width becomes 0.25 mu m or less, the number of nuclei formed per unit area of C54 phase decreases rapidly.
이로 인해, 0.25㎛의 최소 선폭을 가지는 소자에서는 상전이를 일으킬 수 있는 임계 핵생성에 필요한 Ti의 폭이 0.25㎛보다 커서 C49 구조에서 C54 구조로의 상변화가 일어나지 않기 때문에 게이트전극과 소스/드레인에서 TiSi2의 저항값이 급격히 증가하는 문제점이 있다.As a result, in a device having a minimum line width of 0.25 μm, the width of Ti required for critical nucleation, which may cause phase transition, is greater than 0.25 μm so that a phase change from the C49 structure to the C54 structure does not occur. There is a problem that the resistance value of TiSi 2 increases rapidly.
또한, 종래기술은 TiSi2형성 및 세정후 대기 노출에 의하여 TiSi2표면층이 산화되는 문제가 있다. 이는 접촉저항 감소 및 공정의 단순화에도 영향을 미치며, 산화층을 제거하기 위한 잉여 공정의 도입으로 인한 경제적인 부담도 안고 있다.In addition, the prior art has a problem that the TiSi 2 surface layer is oxidized by exposure to the atmosphere after TiSi 2 formation and cleaning. This also affects the reduction of contact resistance and the simplification of the process, as well as the economic burden of introducing an excess process to remove the oxide layer.
도 2는 종래기술의 제 2 예에 따라 제조된 TiN/TiSi2의 이중층을 구비하는 캐패시터를 도시한 도면이다.2 is a view showing a capacitor having a double layer of TiN / TiSi 2 prepared according to a second example of the prior art.
도 2를 참조하여 캐패시터의 제조 방법을 설명하면, 먼저 트랜지스터 및 비트라인의 제조 공정이 완료된 반도체기판(21)상에 층간절연막(ILD)(22)을 증착한 후, 층간절연막(22)상에 감광막을 이용한 스토리지노드 콘택 마스크를 형성한 후, 스토리지노드 콘택마스크로 층간절연막(22)을 식각하여 반도체기판(21)의 소정 표면이 노출되는 스토리지노드 콘택홀을 형성한다. 이후, 스토리지노드 콘택 마스크를 제거한다.Referring to FIG. 2, a method of manufacturing a capacitor will be described. First, an interlayer insulating film (ILD) 22 is deposited on a semiconductor substrate 21 on which transistor and bit line manufacturing processes are completed, and then on an interlayer insulating film 22. After forming the storage node contact mask using the photoresist layer, the interlayer insulating layer 22 is etched with the storage node contact mask to form a storage node contact hole in which a predetermined surface of the semiconductor substrate 21 is exposed. Thereafter, the storage node contact mask is removed.
다음으로, 스토리지노드 콘택홀을 포함한 전면에 폴리실리콘을 형성한 후, 에치백(Etch back) 공정으로 소정 깊이만큼 리세스시켜 스토리지노드 콘택홀에 소정 부분 매립되는 폴리실리콘플러그(23)를 형성한다.Next, after the polysilicon is formed on the entire surface including the storage node contact hole, the polysilicon plug 23 is recessed by a predetermined depth by an etch back process to form a polysilicon plug 23 that is partially embedded in the storage node contact hole. .
계속해서, 전면에 티타늄(Ti)을 증착한 후 급속열처리(Rapid Thermal Process; RTP) 공정을 실시하여 폴리실리콘 플러그(23)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 폴리실리콘 플러그(23)상에 TiSi2(24)를 형성한다. 이 때, TiSi2(15)는 폴리실리콘플러그(23)와 후속 하부전극과의 오믹 콘택을 형성해 주어 접촉저항을 개선시킨다.Subsequently, after depositing titanium (Ti) on the entire surface, a rapid thermal process (RTP) is performed to induce a reaction between the silicon (Si) atoms of the polysilicon plug 23 and the titanium (Ti). TiSi 2 24 is formed on the plug 23. At this time, the TiSi 2 15 forms an ohmic contact between the polysilicon plug 23 and the subsequent lower electrode, thereby improving contact resistance.
계속해서, 습식식각을 통해 미반응 티타늄을 제거한 후, TiSi2(24)상에 확산방지 및 내산화특성이 우수한 배리어메탈로서 TiN(25)을 형성한 후, 층간절연막(25)의 표면이 노출될때까지 TiN(25)를 화학적기계적연마(CMP) 또는 에치백하여 스토리지노드 콘택홀을 완전히 매립시킨다.Subsequently, after removing the unreacted titanium through wet etching, after forming TiN 25 as a barrier metal having excellent diffusion prevention and oxidation resistance on the TiSi 2 (24), the surface of the interlayer insulating film 25 is exposed. TiN 25 is chemically mechanically polished (CMP) or etched back until the storage node contact holes are completely buried.
이 때, TiN(25)는 하부전극과 폴리실리콘플러그(23)간의 상호 확산을 방지하기 위한 확산방지막의 역할을 한다.At this time, the TiN 25 serves as a diffusion barrier for preventing mutual diffusion between the lower electrode and the polysilicon plug 23.
다음으로, TiN(25)를 포함한 층간절연막(22)상에 하부전극의 높이를 결정짓는 캐패시터산화막(26)을 증착한 후, 감광막을 이용한 캐패시터마스크(도시 생략)로 캐패시터산화막(26)를 식각하여 폴리실리콘플러그(23)에 정렬되는 하부전극이 형성될 부분을 노출시킨다.Next, after depositing a capacitor oxide film 26 that determines the height of the lower electrode on the interlayer insulating film 22 including TiN 25, the capacitor oxide film 26 is etched by a capacitor mask (not shown) using a photosensitive film. As a result, a portion where the lower electrode aligned with the polysilicon plug 23 is to be formed is exposed.
계속해서, 하부전극이 형성될 부분이 노출된 캐패시터산화막(26)의 전면에 하부전극(27)을 증착한 후, 에치백 또는 화학적기계적연마를 통해 이웃한 셀간 하부전극을 격리시킨다.Subsequently, the lower electrode 27 is deposited on the entire surface of the capacitor oxide film 26 where the lower electrode is to be formed, and then the lower electrode between neighboring cells is isolated through etch back or chemical mechanical polishing.
다음으로, 이웃한 하부전극과 격리된 하부전극(27)상에 유전막(28), 상부전극(29)을 순차적으로 증착한다.Next, the dielectric film 28 and the upper electrode 29 are sequentially deposited on the lower electrode 27 isolated from the neighboring lower electrode.
그러나, 종래기술의 제2예는 TiN/TiSi2의 이중층을 형성하기 위한 공정이 복잡할뿐만 아니라, TiN가 캐패시터 제조 공정 중의 고온에서 반도체기판과 하부전극간의 불순물 확산을 방지하는 하부전극의 확산 방지막으로 작용하지만, 후속 공정인 700℃ 이상의 고온에서 진행되는 유전막의 결정화를 위한 열공정시 TiN가 쉽게 산화됨에 따라 캐패시터의 누설전류특성이 저하되는 문제점이 있다.However, the second example of the prior art is not only complicated to form a double layer of TiN / TiSi 2 but also a diffusion barrier of the lower electrode in which TiN prevents the diffusion of impurities between the semiconductor substrate and the lower electrode at a high temperature during the capacitor manufacturing process. However, the TiN is easily oxidized during the thermal process for crystallization of the dielectric film proceeding at a high temperature of 700 ° C. or higher, which is a subsequent process.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, TiSi2의 대기노출로 인한 접촉저항 증가를 방지하고, 2번의 열처리에 의한 TiSi2형성과 연속적으로 이루어지는 확산방지막 증착에 따른 공정의 복잡함을 단순화시키는데 적합한 TiN 박막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법을 제공하는데 그 목적이 있다.The invention of the process according to one as preventing the contact resistance is increased due to air exposure of TiSi 2, and the diffusion preventing film deposition formed continuously and TiSi 2 formed by a single second heat treatment made in view to solve the problems of the prior art An object of the present invention is to provide a method of simultaneously forming a diffusion barrier and an ohmic contact layer using a TiN thin film suitable for simplifying the complexity.
본 발명의 다른 목적은 후속 열공정에 따른 확산방지막의 산화를 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a capacitor suitable for preventing oxidation of the diffusion barrier film in a subsequent thermal process.
도 1a 내지 도 1d는 종래기술의 제 1 예에 따른 확산방지막을 구비하는 반도체소자의 제조 방법을 도시한 공정 단면도,1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device having a diffusion barrier according to a first example of the prior art;
도 2는 종래기술의 제 2 예에 따라 제조된 확산방지막 및 오믹콘택층을 구비하는 트랜지스터를 도시한 도면,2 illustrates a transistor including a diffusion barrier layer and an ohmic contact layer manufactured according to a second example of the prior art;
도 3a 내지 도 3c는 본 발명의 실시예에 따른 TiN박막을 이용한 TiSiN/TiN의 확산방지막과 TiSi2의 동시 형성 방법을 도시한 공정 단면도,3A to 3C are cross-sectional views illustrating a method of simultaneously forming a TiSiN / TiN diffusion barrier film and a TiSi 2 using a TiN thin film according to an embodiment of the present invention;
도 4a 내지 도 4c는 본 발명의 실시예를 적용한 트랜지스터의 제조 방법을 도시한 공정 단면도,4A to 4C are cross-sectional views illustrating a method of manufacturing a transistor to which an embodiment of the present invention is applied;
도 5a 내지 도 5c는 본 발명의 실시예를 적용한 캐패시터의 제조 방법을 도시한 공정 단면도.5A to 5C are cross-sectional views illustrating a method of manufacturing a capacitor to which an embodiment of the present invention is applied.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : 실리콘층 32 : TixNy 31 silicon layer 32 Ti x N y
33 : Ti-Si 결합층 34 : TiN33: Ti-Si bonding layer 34: TiN
35 : TiSiN 36 : TiSi2 35: TiSiN 36: TiSi 2
상기의 목적을 달성하기 위한 본 발명의 티타늄나이트라이드막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법은 실리콘이 함유된 반도체층상에 티타늄이 잉여 함유된 티타늄나이트라이드 박막을 증착하는 단계, 실리콘함유 가스를 이용한 플라즈마처리를 통해 상기 티타늄나이트라이드 박막의 표면상에 상기 잉여 티타늄과 실리콘이 결합된 티타늄-실리콘 결합층을 형성하는 단계, 및 질소를 함유한 가스분위기의 열처리를 통해 상기 티타늄-실리콘 결합층을 티타늄실리콘나이트라이드로 개질시킴과 동시에 상기 티타늄나이트라이드 박막과 상기 반도체층의 계면에 티타늄실리사이드를 형성시키는 단계를 포함하여 이루어짐을 특징으로 한다.Simultaneously forming a diffusion barrier film and an ohmic contact layer using the titanium nitride film of the present invention for achieving the above object is the step of depositing a titanium nitride thin film containing excess titanium on a semiconductor layer containing silicon, silicon-containing gas Forming a titanium-silicon bonding layer in which the excess titanium and silicon are combined on the surface of the titanium nitride thin film through a plasma treatment using the titanium nitride, and the titanium-silicon bonding layer through heat treatment of a gas atmosphere containing nitrogen. It is characterized in that it comprises a step of forming a titanium silicide at the interface of the titanium nitride thin film and the semiconductor layer and at the same time to modify the titanium silicon nitride.
바람직하게, 상기 실리콘함유 가스를 이용한 플라즈마처리는, 25℃∼500℃에서 SiH4플라즈마로 이루어짐을 특징으로 한다.Preferably, the plasma treatment using the silicon-containing gas is characterized by consisting of SiH 4 plasma at 25 ℃ to 500 ℃.
바람직하게, 상기 질소를 함유한 가스분위기의 열처리는, 500℃∼800℃의 질소 또는 암모니아 중 어느 하나의 가스 분위기에서 이루어지되, 노열처리 또는 급속열처리 중에서 선택됨을 특징으로 한다.Preferably, the heat treatment of the nitrogen-containing gas atmosphere is made of any one of 500 ℃ to 800 ℃ nitrogen or ammonia gas atmosphere, characterized in that selected from the heat treatment or rapid heat treatment.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 3a 내지 도 3c는 본 발명의 실시예에 따른 티타늄나이트라이드 박막을 이용하여 확산방지막과 티타늄실리사이드막을 동시에 형성하는 방법을 도시한 공정 단면도이다.3A to 3C are cross-sectional views illustrating a method of simultaneously forming a diffusion barrier layer and a titanium silicide layer using a titanium nitride thin film according to an exemplary embodiment of the present invention.
도 3a에 도시된 바와 같이, 실리콘이 함유된 반도체층(이하 실리콘층이라 약칭함)(31)상에 물리기상증착법(Physical Vapor Deposition; PVD), 화학기상증착법(Chemical Vapor Deposition; CVD) 또는 원자층증착법(Atomic Layer Deposition; ALD) 중에서 선택된 어느 하나의 증착법으로 25℃∼500℃에서 TixNy박막(32)을 100Å∼1000Å 두께로 증착한다.As shown in FIG. 3A, the Physical Vapor Deposition (PVD), Chemical Vapor Deposition (CVD), or Atoms on a silicon-containing semiconductor layer (hereinafter abbreviated as silicon layer) 31. layer deposition method; a (Atomic layer deposition ALD) any one of a deposition Ti x N y films 32 at 25 ℃ ~500 ℃ selected from deposits in 100Å~1000Å thickness.
이 때, TixNy박막(32)은 질소의 넓은 범위 조성에서 증착된 TixNy박막을 이용하는데, 이는 상태도상에서 Ti:N의 조성이 50:50이 되지 않아도 TixNy박막(32)이 형성될 수 있음을 의미한다.At this time, the Ti x N y thin film 32 uses a Ti x N y thin film deposited in a wide range of nitrogen composition, which is a Ti x N y thin film ( 32) can be formed.
즉, 실리콘층(31)상에 증착된 TixNy박막(32)내에 Ti의 조성이 질소(N)량보다 잉여로 존재하는데, 증착된 TixNy박막(32)에서 x(50at%∼90at%)의 조성이 y(10at%∼50at%)의 조성보다 많다.That is, the composition of Ti in the Ti x N y thin film 32 deposited on the silicon layer 31 is present in excess of the amount of nitrogen (N), and x (50at%) in the deposited Ti x N y thin film 32. The composition of ˜90 at%) is larger than that of y (10 at% to 50 at%).
전술한 바에 의하면, TixNy박막(32)은 잉여 Ti이 항상 존재하는 TiN박막(도 3c의 34)이다.As described above, the Ti x N y thin film 32 is a TiN thin film (34 in FIG. 3C) in which excess Ti is always present.
도 3b에 도시된 바와 같이, TixNy박막(32)을 SiH4플라즈마분위기의 25℃∼500℃에서 표면처리한다. 이 때, TixNy박막(32)의 표면에는 SiH4플라즈마내 실리콘(Si) 이온과 TixNy박막(32)내 잉여 Ti이 반응하여 얇은 Ti-Si 결합층(33)이 형성된다.As shown in FIG. 3B, the Ti x N y thin film 32 is surface treated at 25 ° C. to 500 ° C. in a SiH 4 plasma atmosphere. At this time, the surface of the Ti x N y thin film (32) SiH 4 plasma within the silicon (Si) ion and Ti x N y thin film 32 within the surplus Ti thin reacted Ti-Si bonding layer 33 is formed .
다시 말하면, SiH4플라즈마에서 표면처리하는 동안 TixNy박막(32)내 잉여 Ti 중 소정량이 SiH4플라즈마내 실리콘 이온과 결합하여 Ti-Si 결합(bonding)을 형성하며, 증착된 상태에서부터 TiN으로 되어 있는 부분은 반응에 참여하지 않는다.In other words, during the surface treatment in the SiH 4 plasma, a predetermined amount of excess Ti in the Ti x N y thin film 32 combines with silicon ions in the SiH 4 plasma to form Ti-Si bonding, and from the deposited state, TiN The part that does not participate in the reaction.
도 3c에 도시된 바와 같이, 표면에 Ti-Si 결합층(33)이 형성된 TixNy(32)을 500℃∼800℃의 질소(N2) 또는 암모니아(NH3) 분위기에서 열처리하는데, 열처리는 노열처리(30분) 또는 급속열처리(10초∼300초) 중에서 선택된다.As shown in FIG. 3C, the Ti x N y (32) having the Ti—Si bonding layer 33 formed on the surface is heat-treated in an atmosphere of nitrogen (N 2 ) or ammonia (NH 3 ) at 500 ° C. to 800 ° C. The heat treatment is selected from furnace heat treatment (30 minutes) or rapid heat treatment (10 seconds to 300 seconds).
이와 같은 열처리후, TixNy박막(32)내 TiN(34)은 그대로 잔류하고, TixNy(32)상의 Ti-Si 결합층(33)은 열처리 분위기의 질소와 반응하여 TiSiN(35)로 개질된다.After such heat treatment, TiN 34 in the Ti x N y thin film 32 remains as it is, and the Ti-Si bonding layer 33 on the Ti x N y 32 reacts with nitrogen in a heat treatment atmosphere to form TiSiN (35). ).
그리고, TixNy박막(32)내 나머지 잉여 Ti는 실리콘층(31)의 실리콘원자와 반응하여 TiN(34)과 실리콘층(31)의 계면에 저항이 낮은 C54상의 TiSi2(36)를 형성시킨다. 즉, 질소분위기의 고온 열처리동안 TixNy박막(32)은 TiN(34)과 C54상 TiSi2(36)의 이중층으로 분리된다.The remaining Ti in the Ti x N y thin film 32 reacts with the silicon atoms of the silicon layer 31 to form Ti54 2 having low resistance at the interface between the TiN 34 and the silicon layer 31. To form. That is, during the high temperature heat treatment of the nitrogen atmosphere, the Ti x N y thin film 32 is separated into a double layer of TiN 34 and Ti 54 2 on C54.
결국, Ti-Si 결합층(33)과 TixNy박막(32)으로 이루어진 이중층을 질소분위기에서 고온 열처리하면, TiSiN/TiN(35/34)의 이중층과 C54상 TiSi2(36)이 동시에 형성된다.As a result, the double layer consisting of TiSi bonding layer 33 and the Ti x N y thin film 32 at the same time when the high-temperature heat treatment, double-layer and the C54 TiSi 2 (36) of TiSiN / TiN (35/34) in a nitrogen atmosphere Is formed.
한편, C54 상 TiSi2(36)이 형성되는 이유에 대해 설명하면 다음과 같다.Meanwhile, the reason why the C54 phase TiSi 2 36 is formed is as follows.
Ti 원자가 과량으로 TiN내에 존재하는 TixNy박막은 순수한 Ti 박막과 다른 미세 구조를 가지고 있다. 즉, 결정립(grain boundary) 크기가 순수하게 Ti에 의해서 증착된 결정립의 크기보다 매우 작다. 이는 TixNy박막내에 Ti의 에너지가 높은 상태로 존재하는 것이며, 결국 Ti의 확산 구동력이 높다는 것을 의미한다.Ti x N y thin films with excessive Ti atoms in TiN have a different microstructure than pure Ti thin films. That is, the grain boundary size is much smaller than the grain size deposited purely by Ti. This means that the Ti energy is present in the Ti x Ny thin film in a high state, which in turn means that the diffusion driving force of Ti is high.
예컨대, TixNy박막을 질소 분위기에서 고온 열처리하면, TixNy박막의 표면층은 얇은 TiN이 되고, 폴리실리콘 또는 단결정실리콘과 TixNy박막 계면에서는 확산자인 실리콘과 에너지가 높은 상태의 잉여 Ti의 상호확산 및 반응에 의하여 C49상 TiSi2이 아닌 중간상 TiSi이 형성된다. 상기한 중간상 TiSi이 실리콘층과 반응하여 C54상 TiSi2를 형성시킨다.For example, when the Ti x N y thin film is subjected to high temperature heat treatment in a nitrogen atmosphere, the surface layer of the Ti x N y thin film becomes thin TiN, and at the interface between polysilicon or single crystal silicon and the Ti x N y thin film, silicon and energy having a high diffusion state are present. Interdiffusion and reaction of excess Ti forms intermediate phase TiSi rather than C49 phase TiSi 2 . The above-described intermediate phase TiSi reacts with the silicon layer to form C54 phase TiSi 2 .
결국, 단 한번의 열처리로 고온에서 TiN 및 전기저항이 낮은 C54상 TiSi2을 동시에 형성시킬 수 있다.As a result, it is possible to simultaneously form TiN and C54 phase TiSi 2 having low electrical resistance at high temperature with a single heat treatment.
본 발명의 실시예는 TiN박막의 한번의 증착과 SiH4플라즈마 표면처리 및 질소열처리에 의해서 TiSiN/TiN의 이중층과 TiSi2의 세층을 형성할 수 있으므로, 공정이 단순할뿐만 아니라, TiSi2층의 대기 노출을 방지한다.Embodiment of the invention it is possible to form a secheung of TiSiN / a TiN-layer and TiSi 2 by the deposition and SiH 4 plasma surface treatment and a nitrogen heat treatment of one of the TiN thin film, as well as the process is simple, TiSi 2 layers Prevent atmospheric exposure.
이와 같은 TiSiN/TiN(35/34)의 이중층과 C54상 TiSi2(36)은 트랜지스터 및 캐패시터의 확산방지막과 오믹콘택층에 적용될 수 있다.Such a double layer of TiSiN / TiN (35/34) and the C54 phase TiSi 2 (36) may be applied to the diffusion barrier and the ohmic contact layer of the transistor and the capacitor.
먼저 TiSiN/TiN의 이중층과 C54상 TiSi2를 트랜지스터의 제조 방법에 적용하는 경우에 대해 설명하기로 한다.First, a case in which a double layer of TiSiN / TiN and a C54 phase TiSi 2 is applied to a transistor manufacturing method will be described.
도 4a 내지 도 4c는 본 발명의 실시예를 적용한 트랜지스터의 제조 방법을 도시한 도면이다.4A to 4C are diagrams illustrating a method of manufacturing a transistor to which an embodiment of the present invention is applied.
도 4a에 도시된 바와 같이, 반도체기판(41)상에 게이트산화막(42), 게이트전극(43)을 순차적으로 형성하는데, 이 때, 게이트전극(43)은 폴리실리콘, 금속 또는 폴리실리콘과 금속의 적층막일 수 있는데, 바람직하게는 폴리실리콘을 이용한다.As shown in FIG. 4A, the gate oxide film 42 and the gate electrode 43 are sequentially formed on the semiconductor substrate 41, wherein the gate electrode 43 is made of polysilicon, metal, or polysilicon and metal. It may be a laminated film of, preferably polysilicon is used.
계속해서, 게이트전극(43)을 마스크로 이용한 저농도 불순물 이온주입으로 반도체기판(41)에 LDD 영역(44)을 형성한 후, 전면에 절연막을 증착 및 전면식각하여 게이트전극(43)의 양측벽에 접하는 스페이서(45)를 형성한다.Subsequently, the LDD region 44 is formed on the semiconductor substrate 41 by the implantation of low concentration impurity ions using the gate electrode 43 as a mask, and then an insulating film is deposited and etched on the entire surface to form both side walls of the gate electrode 43. The spacer 45 in contact with is formed.
다음으로, 게이트전극(43) 및 스페이서(45)를 마스크로 이용한 고농도 불순물 이온주입으로 LDD 영역(44)에 접속되는 소스/드레인(46)을 형성한 후, 소스/드레인(46)이 형성된 반도체기판(41)의 전면에 층간절연막(47)을 증착한다.Next, after forming the source / drain 46 connected to the LDD region 44 by the implantation of high concentration impurity ions using the gate electrode 43 and the spacer 45 as a mask, the semiconductor on which the source / drain 46 is formed. The interlayer insulating film 47 is deposited on the entire surface of the substrate 41.
다음으로, 금속배선 콘택마스크로 층간절연막(47)을 식각하여 소스/드레인(46)의 표면이 노출되는 배선용 콘택홀을 형성한 후, 콘택홀을 포함한 전면에 확산방지막으로서 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD) 중에서 선택된 어느 하나의 증착법으로 25℃∼500℃에서 TixNy박막(48)을 100Å∼1000Å 두께로 증착한다.Next, the interlayer insulating film 47 is etched using a metal wiring contact mask to form a wiring contact hole exposing the surface of the source / drain 46, and then physical vapor deposition (PVD) as a diffusion barrier on the entire surface including the contact hole. and depositing the chemical vapor deposition (CVD) or atomic layer deposition (ALD) any one of deposition by Ti x N y films 48 in 25 ℃ ~500 ℃ selected from a 100Å~1000Å thickness.
이 때, TixNy박막(48)은 막내에 Ti의 조성이 질소(N)량보다 잉여로 존재하는데, 증착된 TixNy박막(48)에서 x(50at%∼90at%)의 조성이 y(10at%∼50at%)의 조성보다 많다.The composition of this time, Ti x N y thin film 48 is x (50at% ~90at%) from the Ti x N y thin film 48 to the composition of Ti is present in excess than nitrogen (N) amount, in the film deposition More than this composition of y (10at%-50at%).
계속해서, TixNy박막(48)을 에치백 또는 화학적기계적연마하여 콘택홀내에만 잔류시킨다.Subsequently, the Ti x N y thin film 48 is etched back or chemical mechanically polished to remain only in the contact hole.
도 4b에 도시된 바와 같이, SiH4플라즈마분위기의 25℃∼500℃에서 표면처리한다. 이 때, TixNy박막(48)의 표면에는 SiH4플라즈마내 실리콘(Si) 이온과 막내 잉여 Ti이 반응하여 얇은 Ti-Si 결합층(49)이 형성된다.As shown in FIG. 4B, the surface treatment is performed at 25 ° C. to 500 ° C. in a SiH 4 plasma atmosphere. At this time, silicon (Si) ions in the SiH 4 plasma and excess Ti in the film react with the Ti x N y thin film 48 to form a thin Ti-Si bonding layer 49.
도 4c에 도시된 바와 같이, 표면에 Ti-Si 결합층(49)이 형성된 TixNy(48)을 500℃∼800℃의 질소(N2) 또는 암모니아(NH3) 분위기에서 열처리하는데, 열처리는노열처리(30분) 또는 급속열처리(10초∼300초) 중에서 선택된다.As shown in FIG. 4C, the Ti x N y 48 having the Ti—Si bonding layer 49 formed thereon is heat-treated in an atmosphere of nitrogen (N 2 ) or ammonia (NH 3 ) at 500 ° C. to 800 ° C. The heat treatment is selected from heat treatment (30 minutes) or rapid heat treatment (10 seconds to 300 seconds).
이와 같은 열처리후, TixNy박막(48)내 TiN(50)은 그대로 잔류하고, TixNy(48)상의 Ti-Si 결합층(49)은 열처리 분위기의 질소와 반응하여 TiSiN(51)을 형성시킨다. 그리고, TixNy박막(48)내 나머지 잉여 Ti는 소스/드레인(46)의 실리콘원자와 반응하여 TiN(50)과 소스/드레인(46)의 계면에 TiSi2(52)를 형성시킨다. 즉, 질소분위기의 고온 열처리동안 TixNy박막(48)은 TiN(50)과 C54상 TiSi2(52)의 이중층으로 분리된다.After such heat treatment, TiN 50 in the Ti x N y thin film 48 remains as it is, and the Ti-Si bonding layer 49 on the Ti x N y 48 48 reacts with nitrogen in a heat treatment atmosphere to form TiSiN (51). ). The remaining excess Ti in the Ti x N y thin film 48 reacts with the silicon atoms of the source / drain 46 to form TiSi 2 52 at the interface between the TiN 50 and the source / drain 46. That is, during the high temperature heat treatment in a nitrogen atmosphere Ti x N y thin film 48 is separated by a double layer of TiN (50) and the C54-phase TiSi 2 (52).
결국, Ti-Si 결합층(49)과 TixNy박막(48)으로 이루어진 이중층을 질소분위기에서 고온 열처리하면, TiSiN/TiN(51/50)의 이중층과 C54상 TiSi2(52)이 동시에 형성된다.After all, TiSi bonding layer 49 and the Ti x N y If the double layer consisting of a thin film 48, high temperature heat treatment in a nitrogen atmosphere, double-layer and the C54 TiSi 2 (52) of TiSiN / TiN (51/50) at the same time Is formed.
여기서, TiSiN/TiN(51/50)의 이중층은 후속 금속배선과 소스/드레인(46)간의 상호 확산을 방지하는 확산방지막으로 작용하며, C54상 TiSi2(52)는 금속배선과 소스/드레인(46)의 접촉저항을 개선시키는 오믹콘택층이다.Here, the double layer of TiSiN / TiN (51/50) serves as a diffusion barrier to prevent the mutual diffusion between the subsequent metal wiring and the source / drain 46, the TiO 2 (52) C54 is a metal wiring and source / drain ( 46) is an ohmic contact layer to improve contact resistance.
계속해서, TiSiN(51)을 포함한 전면에 금속배선(53) 물질로서 텅스텐, 알루미늄 또는 구리 중 어느 하나의 금속막을 증착 및 패터닝한다.Subsequently, a metal film of tungsten, aluminum or copper is deposited and patterned on the entire surface including the TiSiN 51 as the metallization 53 material.
상술한 바와 같이, TixNy박막(48)의 한번의 증착과 SiH4플라즈마 표면처리 및 질소열처리에 의해서 확산방지막과 오믹콘택층을 동시에 형성하므로 공정이 단순할뿐만 아니라, TiN(50)이 존재한 상태에서 C54상 TiSi2(52)가 형성되므로 C54상 TiSi2(52)의 대기 노출을 방지한다.As described above, since the diffusion barrier layer and the ohmic contact layer are simultaneously formed by one deposition of the Ti x N y thin film 48, SiH 4 plasma surface treatment, and nitrogen heat treatment, the TiN 50 process is simple. C54 phase TiSi 2 (52) is formed in the present state, thereby preventing atmospheric exposure of the C54 phase TiSi 2 (52).
또한, TixNy박막(48)내에 소량의 티타늄이 존재하므로 C54상 TiSi2(52)의 두께가 얇아 콘택저항을 더욱 개선시킬 수 있다.In addition, since a small amount of titanium is present in the Ti x Ny thin film 48, the thickness of the C54 phase TiSi 2 52 may be thin, thereby further improving contact resistance.
도면에 도시되지 않았지만, 게이트전극의 면저항을 개선시키기 위해 게이트전극상에 동일한 공정에 의해 TiSiN/TiN의 이중층과 C54상 TiSi2를 동시에 형성할 수 있다.Although not shown in the drawing, in order to improve the sheet resistance of the gate electrode, a double layer of TiSiN / TiN and a TiO 2 C54 phase may be simultaneously formed on the gate electrode by the same process.
이로써 소스/드레인의 저항과 게이트전극의 면저항을 개선시키고 금속배선의 콘택저항을 감소시켜 소자의 RC 지연시간을 감소시킬 수 있다.As a result, the RC delay time of the device can be reduced by improving the resistance of the source / drain and the sheet resistance of the gate electrode and reducing the contact resistance of the metal wiring.
다음으로, TiSiN/TiN의 이중층과 C54상 TiSi2를 캐패시터의 제조 방법에 적용하는 경우에 대해 설명하기로 한다.Next, the case where the bilayer of TiSiN / TiN and C54 phase TiSi 2 are applied to the manufacturing method of a capacitor is demonstrated.
도 5a 내지 도 5c는 본 발명의 실시예에 따라 제조된 확산방지막 및 티타늄실리사이드를 구비하는 캐패시터의 제조 방법을 도시한 공정 단면도이다.5A to 5C are cross-sectional views illustrating a method of manufacturing a capacitor including a diffusion barrier layer and titanium silicide prepared according to an embodiment of the present invention.
도 5a에 도시된 바와 같이, 트랜지스터 및 비트라인의 제조 공정이 완료된 반도체기판(61)상에 층간절연막(62)을 증착한 후, 감광막을 이용한 스토리지노드 마스크로 층간절연막(62)을 식각하여 스토리지노드 콘택홀을 형성한다. 그리고, 스토리지노드 콘택홀내에 폴리실리콘플러그(63)를 부분 매립시킨다.As shown in FIG. 5A, after the interlayer insulating layer 62 is deposited on the semiconductor substrate 61 on which the transistor and bit line manufacturing processes are completed, the interlayer insulating layer 62 is etched with a storage node mask using a photosensitive layer to store the interlayer insulating layer 62. A node contact hole is formed. The polysilicon plug 63 is partially embedded in the storage node contact hole.
다음으로, 스토리지노드 콘택홀내에 부분 매립된 폴리실리콘플러그(63)를 포함한 층간절연막(62)상에 티타늄이 잉여 함유된 TixNy박막(64)을 증착한 후, 에치백이나 화학적기계적연마를 통해 스토리지노드 콘택홀에 완전히 매립시킨다.Next, the Ti x Ny thin film 64 containing excess titanium is deposited on the interlayer insulating layer 62 including the polysilicon plug 63 partially embedded in the storage node contact hole, and then etched back or chemical mechanical polishing. Completely embedded in the storage node contact hole.
이 때, TixNy박막(64)는 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD) 중에서 선택된 어느 하나의 증착법으로 25℃∼500℃에서 100Å∼1000Å 두께로 증착되고, TixNy박막(64)에서 티타늄(x=50at%∼90at%)의 조성이 질소(y=10at%∼50at%)의 조성보다 많다.At this time, the Ti x Ny thin film 64 is 100 DEG to 1000 DEG thick at 25 DEG C to 500 DEG C by any one of vapor deposition methods selected from physical vapor deposition (PVD), chemical vapor deposition (CVD), and atomic layer deposition (ALD). deposited and, the composition of the Ti x N y thin film 64, a titanium (x = 50at% ~90at%) in greater than the composition of nitrogen (y = 10at% ~50at%) .
계속해서, TixNy박막(64)을 SiH4플라즈마분위기의 25℃∼500℃에서 표면처리하여 TixNy박막(64)의 표면에 Ti-Si 결합층(65)을 형성시킨다.Subsequently, the Ti x N y thin film 64 is surface treated at a temperature of 25 ° C. to 500 ° C. in a SiH 4 plasma atmosphere to form a Ti—Si bonding layer 65 on the surface of the Ti x N y thin film 64.
도 5b에 도시된 바와 같이, 500℃∼800℃의 질소(N2) 또는 암모니아(NH3) 분위기에서 열처리하여 TixNy박막(64)내 TiN(66)은 그대로 잔류시키고, TixNy(64)상의 Ti-Si 결합층(65)은 열처리 분위기의 질소와 반응하여 TiSiN(67)을 형성시킨다.As shown in FIG. 5B, heat treatment is performed in a nitrogen (N 2 ) or ammonia (NH 3 ) atmosphere at 500 ° C. to 800 ° C. to leave TiN 66 in the Ti x N y thin film 64 as it is, and Ti x N The Ti-Si bonding layer 65 on y (64) reacts with nitrogen in a heat treatment atmosphere to form TiSiN 67.
그리고, TixNy박막(64)내 나머지 잉여 Ti는 폴리실리콘플러그(63)의 실리콘원자와 반응하여 TiN(66)과 폴리실리콘플러그(63)의 계면에 TiSi2(68)를 형성시킨다.The remaining Ti in the Ti x N y thin film 64 reacts with the silicon atoms of the polysilicon plug 63 to form TiSi 2 68 at the interface between the TiN 66 and the polysilicon plug 63.
이 때, TiSi2(68)는 폴리실리콘플러그(63)와 후속 하부전극과의 오믹 콘택을 형성해 주고, TiSiN/TiN(67/66)의 이중층은 후속 열처리공정시 하부전극으로부터 폴리실리콘플러그(63) 또는 반도체기판(61)으로 불순물이 확산하는 것을 방지하는확산방지막의 역할을 한다.At this time, TiSi 2 (68) forms an ohmic contact between the polysilicon plug (63) and the subsequent lower electrode, and the double layer of TiSiN / TiN (67/66) is formed from the polysilicon plug (63) from the lower electrode during the subsequent heat treatment process. ) Or a diffusion barrier to prevent impurities from diffusing into the semiconductor substrate 61.
결국, Ti-Si 결합층(65)과 TixNy박막(64)으로 이루어진 이중층을 한 번의 고온 열처리하여 TiSiN/TiN(67/66)의 이중 확산방지막과 C54상 TiSi2(68)의 오믹콘택층을 동시에 형성할 수 있다.As a result, the dual layer consisting of the Ti-Si bonding layer 65 and the Ti x N y thin film 64 was subjected to one high temperature heat treatment to obtain a double diffusion barrier of TiSiN / TiN (67/66) and an ohmic of Ti 54 2 of C54. The contact layer can be formed at the same time.
이 때, TixNy박막(64)내 잉여 함유된 티타늄을 이용하여 C54 TiSi2(68)를 형성하므로, 통상의 티타늄증착 및 열처리에 의한 TiSi2에 비해 두께가 얇아 오믹콘택층의 저항특성을 더욱 개선시킬 수 있다.At this time, since C54 TiSi 2 (68) is formed using the excess titanium in the Ti x Ny thin film 64, the thickness of the ohmic contact layer is thinner than that of TiSi 2 by conventional titanium deposition and heat treatment. Can be further improved.
도 4c에 도시된 바와 같이, TiSiN(67) 및 층간절연막(62)상에 하부전극의 높이를 결정짓는 캐패시터산화막(69)을 증착한 후, 감광막을 이용한 캐패시터마스크(도시 생략)로 캐패시터산화막(69)를 식각하여 폴리실리콘플러그(63)에 정렬되는 하부전극이 형성될 부분을 노출시킨다.As shown in FIG. 4C, after depositing a capacitor oxide film 69 that determines the height of the lower electrode on the TiSiN 67 and the interlayer insulating film 62, the capacitor oxide film (not shown) is used as a capacitor mask (not shown) using a photosensitive film. 69 is etched to expose the portion where the lower electrode aligned with the polysilicon plug 63 is to be formed.
계속해서, 하부전극이 형성될 부분이 노출된 캐패시터산화막(69)의 전면에 하부전극(70)을 증착한 후, 에치백 또는 화학적기계적연마를 통해 이웃한 셀간 하부전극을 격리시킨다.Subsequently, the lower electrode 70 is deposited on the entire surface of the capacitor oxide film 69 where the lower electrode is to be exposed, and then the lower electrode between neighboring cells is isolated by etch back or chemical mechanical polishing.
다음으로, 이웃한 하부전극과 격리된 하부전극(70)상에 유전막(71), 상부전극(72)을 순차적으로 증착한다.Next, the dielectric film 71 and the upper electrode 72 are sequentially deposited on the lower electrode 70 isolated from the adjacent lower electrode.
한편, 유전막(71)을 증착한 후 결정화 및 유전특성 확보를 위한 열처리를 실시하는데, 이 때 확산방지막이 TiSiN/TiN(67/66)의 이중층으로 이루어지므로 내산화특성이 우수하다.On the other hand, after the dielectric film 71 is deposited, heat treatment is performed to ensure crystallization and dielectric properties. At this time, since the diffusion barrier layer is made of a double layer of TiSiN / TiN (67/66), the oxidation resistance is excellent.
상술한 트랜지스터 및 캐패시터 제조시, TiSiN/TiN의 이중층을 확산방지막으로 이용하는 경우, TiSiN을 조밀화시키고 그 표면에 산소를 충진시키는 개질화 공정을 진행하여 확산방지막의 내산화특성을 더욱 강화시킨다.In manufacturing the above-described transistors and capacitors, when using a double layer of TiSiN / TiN as the diffusion barrier, the TiSiN is densified and a reforming process of filling oxygen on the surface further enhances the oxidation resistance of the diffusion barrier.
TiSiN의 조밀화 및 산소 충진 방법은 다양하게 이루어질 수 있다.The densification and oxygen filling method of TiSiN can be variously made.
제 1 예로서, TiSiN/TiN의 이중층을 형성한 후, 열처리 챔버내로 이송시켜 급속열처리(RTP)하는데, 급속열처리는 산소(O2) 분위기, 아르곤과 산소의 혼합분위기(Ar+O2), 또는 질소와 산소의 혼합분위기(N2+O2)에서 이루어지되 100℃∼650℃의 온도에서 1분∼5분동안 진행된다. 이 때, 각각 산소, 아르곤 및 질소의 유량을 변화시키면서 열처리한다.As a first example, after forming a double layer of TiSiN / TiN, it is transferred to a heat treatment chamber to rapid heat treatment (RTP), which is an oxygen (O 2 ) atmosphere, a mixed atmosphere of argon and oxygen (Ar + O 2 ), Or it is made in a mixed atmosphere of nitrogen and oxygen (N 2 + O 2 ) but proceeds for 1 to 5 minutes at a temperature of 100 ℃ to 650 ℃. At this time, heat treatment is performed while varying the flow rates of oxygen, argon and nitrogen, respectively.
제 2 예로서, TiSiN을 형성한 후, 챔버내에 산소를 유입한 후 이온화시키고, 반도체기판측의 전기장에 의해 이온화된 산소를 TiSiN측으로 가속시키므로써 TiSiN을 조밀화시킴과 동시에 막내에 산소를 충진시킨다.As a second example, after TiSiN is formed, oxygen is introduced into the chamber and ionized, and oxygen is ionized by the electric field on the semiconductor substrate side to the TiSiN side, thereby densifying TiSiN and filling oxygen into the film.
제 3 예로서, 챔버내에 아르곤을 유입한 후 이온화시키고, 이온화된 아르곤을 TiSiN과 충돌시키므로써 TiSiN의 막질을 조밀하게 만들어준 후, 산소 이온을 추가로 유입시켜 TiSiN상에 균일한 산화막을 형성시킨다.As a third example, argon is introduced into the chamber and then ionized, and the ionized argon collides with TiSiN to densify the film quality of TiSiN, and then additional oxygen is introduced to form a uniform oxide film on TiSiN. .
제 4 예로서, 챔버내에 질소를 유입한 후 이온화시키고, 이온화된 질소를 TiSiN과 충돌시키므로써 TiSiN의 막질을 조밀하게 만들어준 후, 산소 이온을 추가로 유입시켜 TiSiN상에 균일한 산화막을 형성시킨다.As a fourth example, nitrogen is introduced into the chamber and ionized, and the ionized nitrogen collides with TiSiN to densify the film quality of TiSiN, and then additional oxygen is introduced to form a uniform oxide film on TiSiN. .
제 5 예로서, 챔버내에 질소와 산소를 동시에 유입시킨 후 이온화시키고, 이온화된 질소를 증착되는 TiSiN과 충돌시키므로써 TiSiN의 막질을 조밀하게 만들어준 후, 이온화된 산소를 이용하여 TiSiN상에 균일한 산화막을 형성시킨다.As a fifth example, nitrogen and oxygen are simultaneously introduced into the chamber and ionized, and the ionized nitrogen collides with the deposited TiSiN to densify the film quality of TiSiN, and then uniformly onto TiSiN using ionized oxygen. An oxide film is formed.
제 6 예로서, 챔버내에서 NH4로 열처리하여 TiSiN을 조밀화시킨 후 추가로 산소를 유입 및 이온화시킨 후, 이온화된 산소를 이용하여 TiSiN상에 균일한 산화막을 형성시킨다.As a sixth example, after heat treatment with NH 4 in the chamber to densify TiSiN, further oxygen is introduced and ionized, and then ionized oxygen is used to form a uniform oxide film on TiSiN.
제 7 예로서, 챔버내에서 NH4플라즈마 처리하여 TiSiN을 조밀화시킨 후, 추가로 산소를 유입시킨 후 이온화시키고 이온화된 산소를 이용하여 TiSiN상에 균일한 산화막)을 형성시킨다.As a seventh example, after TiNN is densified by NH 4 plasma treatment in a chamber, oxygen is further introduced, ionized, and a uniform oxide film is formed on TiSiN using ionized oxygen.
제 8 예로서, 챔버내에서 UV 오존으로 열처리하여 TiSiN을 조밀화시킴과 동시에 TiSiN상에 균일한 산화막을 형성시킨다.As an eighth example, heat treatment with UV ozone in the chamber densifies TiSiN and simultaneously forms a uniform oxide film on TiSiN.
상술한 제 2 예 내지 제 8 예를 조합하여 TiSiN을 개질화시킬 수도 있으며, 제 2 예 내지 제 8 예는 모두 100℃∼650℃의 온도에서 1분∼5분동안 이루어진다.TiSiN may be modified by combining the above-described second to eighth examples, and all of the second to eighth examples are made for 1 to 5 minutes at a temperature of 100 ° C to 650 ° C.
상술한 본 발명은 확산방지막 및 티타늄실리사이드막을 구비하는 모든 반도체소자의 제조 공정에 적용 가능하다.The present invention described above is applicable to the manufacturing process of all semiconductor devices including the diffusion barrier film and the titanium silicide film.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 공정의 단순화뿐만 아니라 TiSi2의 산화를 방지하여 깨끗한 계면을 유지할 수 있기 때문에 신뢰성 및 전기적 특성이 우수한 트랜지스터를 구현할 수 있는 효과가 있다.The present invention described above has the effect of realizing a transistor having excellent reliability and electrical characteristics because it can maintain a clean interface by preventing oxidation of TiSi 2 as well as simplifying the process.
또한, 플러그를 구비하는 캐패시터 제조시 플러그와 하부전극간의 상호확산및 산소확산을 방지하는 확산방지막과 플러그와 하부전극의 오믹콘택층을 동시에 형성하므로써 공정을 단순화시킬 수 있는 효과가 있다.In addition, when manufacturing a capacitor having a plug, a diffusion barrier layer that prevents mutual diffusion and oxygen diffusion between the plug and the lower electrode and the ohmic contact layer of the plug and the lower electrode are simultaneously formed, thereby simplifying the process.
그리고, 내산화특성이 우수한 TiSiN/TiN의 이중층을 확산방지막으로 형성하므로써 확산방지막의 확산방지특성 및 내산화특성이 증가할뿐만 아니라, TiSi2를 대기노출없이 형성하므로 누설전류의 증가를 억제하여 캐패시터의 충분한 정전용량을 확보하므로 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.In addition, by forming a double layer of TiSiN / TiN having excellent oxidation resistance as a diffusion barrier, the diffusion barrier and oxidation resistance of the diffusion barrier are not only increased, but since TiSi 2 is formed without atmospheric exposure, the increase of leakage current is suppressed by the capacitor. Since the sufficient capacitance of the ensures the effect of improving the reliability of the device.
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| KR100290467B1 (en) * | 1997-12-31 | 2001-08-07 | 박종섭 | Method of forming a metal barrier film in a semiconductor device |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695889B1 (en) * | 2004-10-11 | 2007-03-19 | 삼성전자주식회사 | Capacitor having reaction preventing layer and methods of forming the same |
| US7442982B2 (en) | 2004-10-11 | 2008-10-28 | Samsung Electronics Co., Ltd. | Capacitor having reaction preventing layer and methods of forming the same |
| US9431515B2 (en) | 2014-07-11 | 2016-08-30 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices, including performing a heat treatment after forming a metal layer and a high-k layer |
| WO2018222920A1 (en) * | 2017-06-02 | 2018-12-06 | Eugenus, Inc. | Multi-region diffusion barrier containing titanium, silicon and nitrogen |
| US11401607B2 (en) | 2017-06-02 | 2022-08-02 | Eugenus, Inc. | TiSiN coating method |
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