KR20030002810A - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 하부 전극의 표면적을 효율적으로 확대할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.

이를 위한 본 발명의 반도체 소자의 캐패시터 제조방법은, 기판상에 다수 개의 도전막과 다수 개의 산화막을 교번하여 적층하는 단계; 상기 다수 개의 산화막 및 상기 다수 개의 도전막을 패터닝하여 콘택홀을 형성하는 단계; 상기 콘택홀 내에 플러그막을 형성하는 단계; 상기 플러그막 양측의 다수 개의 산화막 및 상기 다수 개의 도전막을 패터닝하여 하부전극 구조를 형성하는 단계; 상기 다수 개의 산화막을 습식각하여 하부전극을 형성하는 단계; 상기 하부전극상에 반구형 그레인 실리콘막을 성장시키는 단계; 및 상기 하부전극 상에 유전막 및 상부전극을 형성하여 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 제조방법{METHOD FOR MANUFACTURING CAPACITOR IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 보다 구체적으로는, 하부 전극의 면적 증가시켜 캐패시턴스를 확보할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.

일반적으로, 반도체 소자의 고집적화가 증가됨에 따라 캐패시터의 고정전 용량이 요구되고 있다. 이를 해결하기 위해 캐패시터의 유전상수가 높은 물질을 사용하거나 유전체막의 두께를 얇게 하거나 또는, 하부 전극의 표면적을 증대시키는 방법 등이 대두되고 있다. 이를 해결하기 위한 방안 중 하나로서 하부 전극의 표면적을 증대시키는 방법을 설명한다.

이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 캐패시터 제조방법을 설명한다.

도 1a 내지 도 1g는 종래의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 각 단계별 제조 공정도이다.

도 1a에 도시된 바와같이, 소자 분리막(2)을 구비하는 실리콘 기판(1)을 제공한다. 그 다음, 실리콘 기판(1)상에 공지된 방법에 의해 트랜지스터(3)를 형성하고, 그 상부에 제1 층간 절연막(4)을 형성한다. 이어서, 층간 절연막(4)상에 비트 라인 및 스토리지 노드 형성을 위한 플러그막(5)을 형성한다. 그 다음,플러그막(5)이 형성된 기판 전면에 제2 층간 절연막(6)을 형성하고, 제2 층간 절연막(6)상에 비트라인용 플러그막(7) 및 비트라인(8)을 형성한다. 그리고나서, 비트라인(8)이 형성된 결과물 전면상에 이상산화 방지용 캡핑 질화막(9), 예컨대, SiN막을 증착한다.

그 다음, 도 1b에 도시된 바와같이, 캡핑 질화막(9) 전면에 제1 절연막(10)을 증착한다. 이어서, 상기 제1 절연막(10)상에 스토리지 노드를 위한 콘택홀(11)을 형성한다. 그리고나서, 콘택홀 상에 플러그막(12)을 매립하여 스토리지 노드를 형성한다. 그런다음, 플러그막(12)이 형성된 결과물 전면에 식각 배리어인 질화막(13)을 증착한다.

그 다음, 도 1c에 도시된 바와같이, 상기 질화막(13) 상부에 제2 절연막(19)을 증착한다. 제2 절연막(19)은 다마신 구조를 형성하기 위한 희생 산화막 역할을 수행한다. 이어서, 캐패시터 영역을 한정하는 포토레지스트 패턴(도시되지 않음)을 형성하고 상기 제1 절연막(12)이 노출되도록 상기 포토레지스트 패턴을 식각 장벽으로 하여 제2 절연막막(14) 및 질화막(13)을 식각한다. 이에 따라, 캐패시터를 제조하기 위한 기본 하부 전극 구조가 형성된다.

그 다음, 도 1d에 도시된 바와같이, 상기 결과물 전면상에 스토리지 노드용 도전막(15)인 비정질 폴리 실리콘막을 증착한다. 그런다음, 스토리지 노드용 도전막(15) 전면에 매립용 산화막(16)을 증착하여 하부 전극 구조의 내부를 매립한다.

이어서, 도 1e에 도시된 바와같이, 매립용 산화막(16) 및 스토리지 노드용 도전막(15) 차례로 에치백하여 제2 절연막(14) 상부 표면을 노출시킨다.

그 다음, 도 1f에 도시된 바와같이, 상기 매립용 산화막(16)을 제거하여 컵 모양의 하부 전극(15a)을 형성한 다음, 상기 하부 전극(15a)의 안쪽 및 바깥쪽 모두를 사용하기 위해 셀 블록 오픈 마스크를 이용하여 희생 산화막(14)을 습식 식각함으로써, 원통형 실린더 구조의 하부전극(17)을 형성한다.

그 다음, 도 1g에 도시된 바와같이, 하부전극상에 통상적인 방법으로 반구형 그레인 실리콘막(18)을 성장시켜 하부전극 표면적을 넓히고, 그 상부에 유전막 및 상부전극을 형성하여 반도체 소자의 캐패시터를 제조한다.

그러나, 반도체 소자가 초고집적화 될수록 디자인 룰(design rule)이 줄어듦으로 인해 요구되는 캐패시터의 용량을 확보하기가 어렵다. 이러한, 캐패시턴스의 감소에 의해 반도체 소자의 리프레쉬 특성 저하 및 센스 앰프 특성 등이 저하된다.

따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은, 셀 캐패시턴스의 용량을 확보하기 위해 하부 전극의 표면적을 효율적으로 확대할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는 것이다.

도 1a 내지 도 1g는 종래의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 제조공정도.

도 2a 내지 도 2f는 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 제조공정도.

* 도면의 주요 부분에 대한 부호 설명 *

20 : 실리콘 기판 21 : 소자 분리막

22 : 제1 층간절연막 25 : 콘택홀

30 : 비트 라인용 플러그막 30b : 스토리지 노드용 플러그막

32 : 제2 층간절연막 33 : 비트라인용 텅스텐 플러그막

34 : 비트라인용 금속막 34a : 비트라인

36 : 캡핑 질화막 38 : 제1 절연막

40 : 제1 콘택홀 42 : 제1 플러그막

44 : 식각정지막 46, 48, 50, 52 : 제1 내지 제4 도전막

47, 49, 51, 53 : 제1 내지 제4 산화막

60 : 제2 콘택홀 62 : 제2 플러그막

64 : 반구형 그레인 실리콘막 100 : 하부전극

상기 목적 달성을 위한 본 발명의 반도체 소자의 캐패시터 제조방법은, 기판상에 다수 개의 도전막과 다수 개의 산화막을 교번하여 적층하는 단계; 상기 다수 개의 산화막 및 상기 다수 개의 도전막을 패터닝하여 콘택홀을 형성하는 단계; 상기 콘택홀 내에 플러그막을 형성하는 단계; 상기 플러그막 양측의 다수 개의 산화막 및 상기 다수 개의 도전막을 패터닝하여 하부전극 구조를 형성하는 단계; 상기다수 개의 산화막을 습식각하여 하부전극을 형성하는 단계; 상기 하부전극상에 반구형 그레인 실리콘막을 성장시키는 단계; 및 상기 하부전극 상에 유전막 및 상부전극을 형성하여 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

도 2a 내지 도 2f는 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 제조공정도이다.

먼저, 도 2a에 도시된 바와같이, 소자분리막(21)을 구비하는 실리콘 기판(20)을 제공한다. 이어서, 실리콘 기판(20) 상부에 트랜지스터(22)를 형성한다. 트랜지스터(22)의 형성공정은 도면에 도시되어 있지 않지만 통상의 공정대로 게이트 절연막, 게이트용 도전막 및 질화막의 적층구조로 된 게이트와, 게이트 양측벽에 LDD(Lightly Doped Drain) 영역을 형성하기 위한 스페이서 및 게이트 양측의 실리콘 기판내에 형성된 소오스/드레인 영역의 형성 공정을 포함한다.

그 다음, 트랜지스터(22)가 형성된 전체 구조상에 제1 층간절연막(24)을 형성한다. 그 다음, 스토리지 노드 및 비트라인 노드를 형성하기 위해 제1 층간절연막(24)에 트랜지스터의 소오스/드레인 영역을 노출시키는 콘택홀(25)을 형성한다. 이어서, 콘택홀(25)에 도전막, 바람직하게는 플러그 폴리실리콘막을 형성하여 비트라인용 플러그막(30a)과 스토리지 노드용 플러그막(30b)을 형성한다.

그 다음, 도 2b에 도시된 바와같이, 플러그 폴리실리콘막 상부에 소정의 두께를 갖는 제2 층간 절연막(32)을 형성한다. 그 다음, 제2 층간 절연막(32) 일부분을 식각하여 비트라인용 플러그막(30a) 소정부분을 노출시킨 다음, 상기 플러그막(30a)과 콘택하는 비트라인용 텅스텐 플러그막(33)을 매립한다.

이어서, 비트라인용 텅스텐 플러그막(33)이 형성된 결과물 전면에 비트라인용 금속막(34)을 증착하여 비트라인용 텅스텐 플러그막(33)과 콘택시키고, 소정부분 패터닝하여 비트라인(34a)을 형성한다. 그런다음, 비트라인(34a)이 형성된 결과물 전면에 이상산화 방지용 캡핑질화막(36), 예컨대, SiN막을 소정의 두께로 증착한다.

그 다음, 도 2c에 도시된 바와같이, 캡핑질화막(36) 상부에 제3 층간절연막(38)을 증착한다. 그런다음, 제3 층간절연막(38), 캡핑 질화막(36) 및 제2 층간절연막(32)을 식각하여 스토리지 노드용 플러그막(30b)을 노출시키는 제1 콘택홀(40)을 형성한다. 이어서, 제1 콘택홀(40)내에 제1 플러그막(42)을 형성하여 스토리지 노드용 플러그막(30b)와 연결한다. 그리고나서, 제3 층간절연막(38) 및 제1 플러그막(42) 상에 산화정지막(44), 예컨대 질화막을 증착한다.

이어서, 도 2d에 도시된 바와같이, 산화정지막(44) 상에 다수 개의 도전막과 산화막을 차례로 적층하여 형성한다. 여기서, 다수 개의 도전막은 예컨데, 제1, 제2, 제3, 제4 도전막(46)(48)(50)(52)으로 구성되고, 상기 다수 개의 산화막은 제1, 제2, 제3, 제4 산화막(47)(49)(51)(53)으로 구성되며, 상기 도전막은 비정질 폴리실리콘막으로 구성됨이 바람직하다.

그 다음, 도 2e에 도시된 바와같이, 상기 다수 개의 도전막 및 산화막과 산화정지막(44)을 패터닝하여 제1 플러그막(42) 소정부분을 노출시키는 제2콘택홀(60)을 형성한다. 이어서, 제2 콘택홀(60)내에 제2 플러그막(62)을 형성한다. 그리고나서, 제4 산화막(53) 상부에 하부전극 구조를 한정하는 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴을 식각 마스크로 제4 내지 제1 산화막(53)(51)(51)(49)과 제4 내지 제1 도전막(52)(50)(48)(46)을 차례로 패터닝한다.

그 다음, 도 2f에 도시된 바와같이, 상기 다수 개의 산화막(47)(49)(51)(53)을 습식각하여 하부전극(100)을 형성한다. 이어서, 하부전극 표면에 통상적인 방법에 의한 열처리 공정을 수행하여 반구형 그레인(HSG) 실리콘막(64)을 형성하여 하부전극 표면적을 증가시킨다.

이후, 도면에는 도시하지 않았지만, 상기 하부전극(100) 상에 유전막 및 상부전극을 형성하여 반도체 소자의 캐패시터를 제조한다.

한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상술한 본 발명의 반도체 소자의 캐패시터 제조방법에 의하면, 다수 개의 도전막 및 산화막을 적층구조로 형성하고, 산화막을 습식각하여 하부전극을형성함으로써, 그 표면적을 효율적으로 확대할 수 있다.

따라서, 최대한의 캐패시턴스를 확보할 수 있어 반도체 소자의 리프레쉬 특성 및 센스앰프의 특성을 개선하여 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (2)

1. 기판상에 다수 개의 도전막과 다수 개의 산화막을 교번하여 적층하는 단계;

   상기 다수 개의 산화막 및 상기 다수 개의 도전막을 패터닝하여 콘택홀을 형성하는 단계;

   상기 콘택홀 내에 플러그막을 형성하는 단계;

   상기 플러그막 양측의 다수 개의 산화막 및 상기 다수 개의 도전막을 패터닝하여 하부전극 구조를 형성하는 단계;

   상기 다수 개의 산화막을 습식각하여 하부전극을 형성하는 단계;

   상기 하부전극상에 반구형 그레인 실리콘막을 성장시키는 단계; 및

   상기 하부전극 상에 유전막 및 상부전극을 형성하여 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
2. 제 1항에 있어서,

   상기 도전막은 비정질 폴리실리콘막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.