KR20030002159A - 전원전압 레벨 검출회로 - Google Patents

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Abstract

온도변화에 둔감하게 반응하여 안정된 전원전압 레벨을 검출할 수 있는 전원전압 레벨 검출회로를 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 전원전압 레벨 검출회로는 전원전압단과 접지전압단의 사이에 구성되어 온도 특성 및 전압 변화에 둔감하게 변화하는 기준전압을 발생하는 기준전압 발생 회로와, 온도 변화에 둔감하게 반응하며 상기 전원전압단과 상기 접지전압단의 사이에 구성되고 상기 기준전압을 입력받아 전원전압을 일정한 비율로 출력하는 전압 팔로워와, 파워 세이빙 모드(Power Saving Mode)시 상기 기준전압 발생회로를 디제이블(disable)시키는 로직과, 상기 기준전압 발생 회로의 기준전압과 상기 전압 팔로워의 출력전압을 비교하여 특정 전압 레벨을 검출하는 차동 증폭기를 포함하여 구성됨을 특징으로 한다.

Description

전원전압 레벨 검출회로{CIRCUIT FOR DETECTING LEVEL SOURCE VOLTAGE}
본 발명은 전압 검출회로에 대한 것으로, 특히 온도 변화에 둔감한 전원전압 레벨 검출회로에 관한 것이다.
첨부 도면을 참조하여 종래 전원전압 레벨 검출회로에 대하여 설명하면 다음과 같다.
도 1은 종래의 전원전압 레벨 검출회로의 구성도이고, 도 2는 종래의 온도변화에 따른 기준전압(VREF)과 공급전압(VDD)와 최종 출력전압(LVDOUT)을 나타낸 데이터도이며, 도 3은 종래의 온도 변화에 따른 전류(IDD)와 전압(LVDOUT)의 변화를 나타낸 데이터도이다.
종래의 전원전압 레벨 검출회로는 도 1에 도시한 바와 같이 피모스 트랜지스터(MP)와 앤모스 트랜지스터(MN)로 구성된 씨모스의 기준전압 발생회로와 레벨 감지용 제1인버터(IN1)와, 제1인버터(IN1)의 신호를 받아 동작하는 제2인버터(IN2)로 구성되었다.
상기와 같은 종래 기술은 제1인버터(IN1)의 로직 문턱전압을 특정 전압 레벨에 맞추어 놓고, 전원전압(VDD)과 기준전압(VREF)을 비교하여 전압 레벨을 검출하는 것이다.
즉, 앤모스 트랜지스터(MN)와 피모스 트랜지스터(MP)에 의해 기준전압(VREF)을 생성시키고, 상기 생성된 VREF를 입력받은 제1인버터(IN1)는 전원전압(VDD)이 특정전압 이하가 될 때 제1인버터의 피모스 트랜지스터는 턴오프되고 앤모스 트랜지스터만 턴온된다.
그리고 VREF신호를 입력받은 제1, 제2인버터를 통한 최종 출력(LVDOUT)은 도2에 도시한 바와 같이 전원전압(VDD)이 특정 전압 레벨이 되면 "하이"레벨에서 "로우"레벨로 천이되어 전원전압이 특정전압 레벨이 되었음을 나타낸다.
상기 종래기술에서 온도 변화에 따른 전원전압 레벨 검출회로의 전류(IDD)는 도 3에서와 같이 온도가 증가함에 따라서 증가되고, 전압(LVDOUT)값은 도 3에서와 같이 온도가 증가함에 따라서 감소되었다.
상기와 같은 종래 전원전압 레벨 검출회로는 다음과 같은 문제가 있다.
전원전압 레벨 검출회로가 온도 변화에 민감하게 반응하여 큰폭의 변동을 갖으므로 원하지 않는 전압 레벨에서 전압 표시기(indicator)가 동작하거나 파워를 리셋하는 오동작을 유발할 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 온도변화에 둔감하게 반응하여 안정된 전원전압 레벨을 검출할 수 있는 전원전압 레벨 검출회로를 제공하는데 그 목적이 있다.
도 1은 종래의 전원전압 레벨 검출회로의 구성도
도 2는 종래의 온도변화에 따른 기준전압(VREF)과 공급전압(VDD)와 최종 출력전압(LVDOUT)을 나타낸 데이타도
도 3은 종래의 온도 변화에 따른 전류(IDD)와 전압(LVDOUT)의 변화를 나타낸 데이타도
도 4는 본 발명의 실시예에 따른 전원전압 레벨 검출회로의 구성도
도 5는 본 발명의 온도변화에 따른 기준전압(VREF)과 공급전압(VDD)와 최종 출력전압(LVDOUT)을 나타낸 데이타도
도 6은 본 발명의 온도 변화에 따른 전류(IDD)와 전압(LVDOUT)의 변화를 나타낸 데이터도
도면의 주요 부분에 대한 부호의 설명
41 : 기준전압 발생회로 42 : 차동 증폭기
43 : 전압 팔로워
상기와 같은 목적을 달성하기 위한 본 발명 전원전압 레벨 검출회로는 전원전압단과 접지전압단의 사이에 구성되어 온도 특성 및 전압 변화에 둔감하게 변화하는 기준전압을 발생하는 기준전압 발생 회로와, 온도 변화에 둔감하게 반응하며 상기 전원전압단과 상기 접지전압단의 사이에 구성되고 상기 기준전압을 입력받아 전원전압을 일정한 비율로 출력하는 전압 팔로워와, 파워 세이빙 모드(Power Saving Mode)시 상기 기준전압 발생회로를 디제이블(disable)시키는 로직과, 상기기준전압 발생 회로의 기준전압과 상기 전압 팔로워의 출력전압을 비교하여 특정 전압 레벨을 검출하는 차동 증폭기를 포함하여 구성됨을 특징으로 한다.
첨부 도면을 참조하여 본 발명 전원전압 레벨 검출회로에 대하여 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 전원전압 레벨 검출회로의 구성도이고, 도 5는 본 발명의 온도변화에 따른 기준전압(VREF)과 공급전압(VDD)와 최종 출력전압(LVDOUT)을 나타낸 데이터도이며, 도 6은 본 발명의 온도 변화에 따른 전류(IDD)와 전압(LVDOUT)의 변화를 나타낸 데이터도이다.
본 발명은 반도체 회로내에서 전원전압이 특정전압 레벨이 될 때 이를 검출하여 주는 전원전압 레벨 검출회로로써, 온도 변화에 따른 검출 레벨의 변화를 최소화한 온도 변화에 둔감하게 설계된 것이다.
상기와 같은 본 발명의 전원전압 레벨 검출회로는 온도 특성에 둔감한 기준전압 발생회로를 구비한 것으로, 종래의 앤모스와 피모스로 구성된 씨모스 트랜지스터가 온도가 상승할수록 문턱전압이 감소하기 때문에 전원전압 검출 레벨이 온도에 큰 영향을 받는 것을 개선한 것이다.
다시말해서 본 발명의 전원전압 레벨 검출회로는 도 4에 도시한 바와 같이 문턱전압의 온도 특성과 상반되는 특성을 갖는 전압이 문턱전압과 더해진 전압(VREF= 2(1 - √(βP2/βP1))/RL√(βN1βP2) + VTN1)을 출력하는 온도 특성 및 전압 변화에 둔감하게 기준전압을 발생하는 기준전압 발생 회로(41)와, 온도 변화에 둔감하며전원전압(VDD)에 일정하게 비례하는 전압을 일정 비율로 출력하는 전압 팔로워(43)와, 기준전압 발생회로(41)와 전압 팔로워(43)의 전압을 비교하여 특정 전압 레벨을 검출하는 차동 증폭기(DIFF AMP)(42)와, 파워 세이빙 모드(Power Saving Mode)시 기준전압 발생회로(41)를 디제이블(disable)시키는 로직과, 상기 기준전압 발생회로(41)의 동작을 제어하는 제1인버터(IN1)와, 상기 로직의 신호를 제어하는 제2인버터(IN2)와, 상기 차동증폭기(42)의 출력신호를 지연시키기 위해 직렬연결된 제3, 제4인버터(IN3,IN4)로 구성되었다.
다음에 상기와 같은 본 발명 전원전압 레벨 검출회로의 각부의 구성에 대하여 설명한다.
도 4에 도시한 바와 같이 기준전압 발생회로(41)는 전원전압단에 접속된 제1커런트 미러와 접지전압단에 접속된 제2커런트 미러로 구성되었으며, 이때 제1커런트 미러는 MP1과 MP2로 구성되었고, 제2커런트 미러는 MN1과 MN2로 구성되었다.
그리고 전원전압(VDD)단과 MP1의 사이에는 로드 저항(RL)이 연결되어 있다.
또한 제1인버터(IN1)는 pwondet신호를 받아 동작하고, 제1인버터(IN1)의 신호에 따라 전원전압(VDD)을 MN1과 MN2의 게이트에 전달하는 스위칭 역할을 하는 MP3가 있다.
그리고 파워 세이빙 모드시 기준전압 발생회로(41)를 디제이블(disable)하는 로직은 MP0와 MN0로 구성되었는데, MP0는 전원전압(VDD)과 MP2와 MN2의 접점 사이에 형성되고 'pdown'신호를 받아 동작하며, MN0는 접지전압(VSS)과 MP1과 MN1의 접점 사이에 형성되고 'pdown'를 반전한 신호를 입력받아 동작한다.
그리고 MN0는 'pdown'신호를 받아 동작하는 제2인버터(IN2)의 신호를 받아 구동한다.
그리고 전압 팔로워(43)는 전원전압(VDD)단과 접지전압(VSS)단사이에 MP4와 MN3로 구성된 씨모스로 되어 있으며, 이때 MN3는 기준전압(VREF)을 받아 동작한다.
그리고 차동 증폭기(42)는 제1입력단으로 기준전압 발생회로(41)를 통해 출력되는 기준전압(VREF)을 입력받고, 제2입력단은 전압 팔로워(43)의 출력신호인 VIN신호를 입력받아서 동작한다.
그리고 차동 증폭기(42)의 출력단과 접지전압(VSS)단의 사이에 MN33가 구성되어 있는데, 이 MN33는 pdown신호를 받아 구동한다.
상기에서 MN으로 시작되는 심볼은 앤모스 트랜지스터로 구성되었음을 의미하고, MP으로 시작되는 심볼은 피모스 트랜지스터로 구성되었음을 의미한다.
그리고 'pdown'은 파워 다운신호이고, 'pwondet'는 파워 온 감지신호이다.
다음에 상기의 구성을 갖는 본 발명 전원전압 레벨 검출회로의 동작에 대하여 설명한다.
먼저 정상동작 상태일 경우 기준전압 발생회로(41)는 전원전압(VDD)이 점점 감소하면 MP2에 흐르는 전류(IREF)가 감소하고, 이에 의해서 커런트 미러(Current Mirror)인 MP1의 전류(IOUT) 또한 감소한다.
MP1의 전류 감소는 저항 RL에서의 전압 드롭(Voltage drop)을 감소시켜 MP1의 VGS전압을 증가시킨다.
결과적으로 MP1의 전류(IOUT)는 전원전압(VDD)이 감소한 만큼 MP1의 VGS전압 증가로 인해 서로 상쇄되어 전원전압(VDD)에 상관없이 일정하게 유지된다.
이와 관련된 식을 나열하면 다음과 같다.
VSG2= I1RL+ VSG1→I1RL= VSG2- VSG1- - - (1)
I1= β(VSG1- ｜VTP1｜)2/2 - - - (2)
I2= β(VSG2- ｜VTP2｜)2/2 - - - (3)
(2), (3)식을 VSG에 대해 정리하면
VSG1= √(2I1/βP1) + ｜VTP1｜- - - (4)
VSG2= √(2I2/βP2) + ｜VTP2｜- - - (5)
(4)와 (5)의 식을 (1)에 대입하여 정리하면
I1=(√(2I2/βP2) - √(2I1/βP1) +｜VTP2｜- ｜VTP1｜)/RL- - - (6)
이때, ｜VTP1｜= ｜VTP2｜이라면
I1= (√(2I2/βP2) - √(2I1/βP1))/RL- - - (7)
만약, MN1과 MN2가 세츄레이션(saturation)이고, βN1= βN2이고 I1= I2일 경우 (7)식을 I1에 대입하여 정리하면
I1= 2(1-√βP2/βP1))2/βP2RL 2- - - (8)
VREF= √(2I1+ βN1) + VTN1- - - (9)
(8)식을 (9)식에 대입하면
VREF= 2(1 - √(βP2/βP1))/RL√(βN1βP2) + VTN1
유도된 VREF식에서 보면 기준전압은 전원전압(VDD)에 무관한 값을 갖게 되고, 문턱전압의 온도 특성에 영향을 받지 않는 값과 문턱전압이 더해진 값이다.
그리고 이것은 도 5에 도시된 바와 같이 VDD와 VIN이 증가하여도 이에 관계없이 VREF는 일정한 값을 갖음을 알수 있다.
다음에 온도 특성을 보면 온도가 증가하면 VTN1과 β는 감소하고 R은 증가하지만, β의 영향이 더 크므로 인해 VREF식에서 보는 바와같이 온도가 증가하면 첫 번째항은 증가하고, 두 번째항은 감소하여 서로 상쇄 효과가 발생하여 온도에 둔감하게 됨을 알 수 있다.
다음에 전압 팔로워(43)는 전원전압에 일정한 전압 만큼 떨어진 상태의 전압 출력을 나타낸다.
IIN= βP(VDD - VIN- VTP)2/2 - -＞ VIN= VDD - √(2IIN/βP) - ｜VTP｜이다.
전압 팔로워(43)의 출력은 VDD - ΔV로 되며, 온도 특성은 온도가 증가하면 두 번째항은 증가하고 세 번째항은 감소하여 서로 상쇄되어 온도에 둔감하게 반응하게 된다.
다음에 차동 증폭기(42)는 VREF전압과 VIN전압을 비교하여 VERF전압보다 VIN전압이 작을 때 그 출력을 "로우" →"하이"로 천이하여 전원전압 레벨을 검출한다.
그리고 파워 세이빙 모드시 기준전압 발생회로(41)를 디제이블(disable)하는 로직은 MN0와 MP0로 구성되었고, 이를 사용하여 전원전압 레벨 검출회로를 디제이블시키므로써 전류의 소모를 막는다.
그리고 온도에 따른 전류(IDD)와 차동증폭기(42)의 출력신호(LVDOUT)를 나타내면 도 6에 도시된 바와 같이 온도가 증가하면 전류(IDD)는 증가하고, 온도가 증가하면 차동증폭기(42)의 출력신호(LVDOUT)는 감소함을 알수 있다.
실제로는 동작시에 전류(IDD)가 매우 적게 흐르므로 파워 세이빙 모드시 오프(off)시키지 않고도 사용 가능하다.
그리고 본 발명에 따른 전원전압 레벨 검출회로는 현재 사용되고 있는 밴드갭(Bandgap)회로에 비해 레이아웃 면적을 줄일 수 있고 전류(IDD)를 작게 할 수 있다는 특징이 있다.
상기와 같은 본 발명 전원전압 레벨 검출회로는 다음과 같은 효과가 있다.
온도변화에 둔감하므로 큰 온도 특성이 요구되는 회로(application)에 유용하게 사용할 수 있다.

Claims (5)

  1. 전원전압단과 접지전압단의 사이에 구성되어 온도 특성 및 전압 변화에 둔감하게 변화하는 기준전압을 발생하는 기준전압 발생 회로와,
    온도 변화에 둔감하게 반응하며 상기 전원전압단과 상기 접지전압단의 사이에 구성되고 상기 기준전압을 입력받아 전원전압을 일정한 비율로 출력하는 전압 팔로워와,
    파워 세이빙 모드(Power Saving Mode)시 상기 기준전압 발생회로를 디제이블(disable)시키는 로직과,
    상기 기준전압 발생 회로의 기준전압과 상기 전압 팔로워의 출력전압을 비교하여 특정 전압 레벨을 검출하는 차동 증폭기를 포함하여 구성됨을 특징으로 하는 전원전압 레벨 검출회로.
  2. 제1항에 있어서,
    상기 기준전압 발생회로는 상기 전원전압단에 접속된 제1커런트 미러와, 상기 접지전압단에 접속된 제2커런트 미러로 구성되었음을 특징으로 하는 전원전압 레벨 검출회로.
  3. 제1항에 있어서,
    상기 전압 팔로워는 상기 전원전압단과 상기 접지전압단의 사이에 피모스와앤모스로 구성된 씨모스 트랜지스터로 구성되었으며, 이때 상기 앤모스가 상기 기준전압을 받아 동작하도록 구성되었음을 특징으로 하는 전원전압 레벨 검출회로.
  4. 제1항에 있어서,
    상기 로직은 파워다운 신호를 받아 동작하는 피모스와, 상기 파워다운 신호를 반전한 신호를 받아 동작하는 앤모스로 구성됨을 특징으로 하는 전원전압 레벨 검출회로.
  5. 제1항에 있어서,
    상기 전원전압 레벨 검출회로는 상기 차동증폭기를 통해 출력되는 레벨 검출신호를 지연 출력하도록 직렬연결된 제1, 제2인버터와,
    상기 차동증폭기의 출력단과 상기 접지전압단의 사이에 상기 파워다운 신호를 입력받아 동작하는 앤모스가 더 구비됨을 특징으로 하는 전원전압 레벨 검출회로.
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