KR20030002093A - 강유전체 메모리 소자에서의 커패시터의 제조방법 - Google Patents
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Abstract
본 발명은 스택 구조의 강유전체 캐패시터에서 셀플레이트인 상부전극을 캐패시터 단위로 용이하게 분리하는 커패시터의 제조방법으로서, 스택 구조의 캐패시터의 상부전극을 상하부의 두께 차이가 있는 PVD법으로 증착하고, 블랑켓 에치백(blanket etchback)함으로써 셀플레이트를 분리할 수 있다. 따라서 본 발명은 마스크(mask) 공정을 생략할 수 있으며, 스택 구조의 골짜기 부분을 식각해야 하는 기술적 어려움을 해결할 수 있는 효과가 있다.
Description
본 발명은 FeRAM(Ferroelectric Random Access Memory)의 커패시터 제조방법에 관한 것으로 특히 커패시터의 상부전극의 제조방법에 관한 것이다.
FeRAM은 강유전체(Ferroelectric Material)의 분극반전과 히스테리시스 (Hysteresis) 특성을 이용한 비휘발성(Nonvolatile) 기억소자의 일종으로서 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 DRAM과 같은 고속, 대용량, 저전력을 가질 수 있는 이상적인 메모리이다. FeRAM 소자의 강유전체 유전물질로는 Sr1-xBi2Ta2O9(이하 SBT라 한다), Sr1-xBi2(Ta1-yNby)2O9-Z(이하 SBTN라 한다), Pb(ZrxTi1-X)O3(이하 PZT라 한다), SrTiO3(이하 ST라 한다), (BixLay)4Ti3O12(이하 BLT라 한다)박막이 주로 사용된다. 강유전체는 두 개의 안정한 잔류분극(remnantpolarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.
FeRAM은 집적도가 향상될수록 잔류분극값의 향상이 요구된다. 잔류분극값의 향상에는 분극값이 높은 물질을 사용하는 방법과 캐패시터의 구조를 3차원으로 하는 방법이 있다.
이 중 캐패시터의 전극구조를 3차원으로 하는 방법은 기판의 활성영역(active region)을 도전물질로 연결하는 콘택플러그 상에 캐패시터를 바로 형성하게 된다. 상기 콘택플러그는 보통 리세스된 폴리실리콘을 형성하고, 리세스된 폴리실리콘을 티타늄 실리사이드와 베리어메탈로 채우게 된다. 베리어메탈은 TiN, TaN, TiSiN, TaAlN 등이 사용되는데, 이는 고온 열공정에 취약하기 때문에 보통은 외부 산소의 확산 방지 특성이 우수한 IrOx/Ir 층을 폴리실리콘 상부에 사용하게 된다.
3차원 캐패시터의 구조로는 크게 스택 구조, 컨캐이브 구조로 구분된다.
그런데 스택형 구조가 컨캐이브 구조보다 캐패시터의 전기적 특성 확보 측면에서 유리하다. 그 이유는 스택 구조가 컨캐이브 구조보다 우수한 단차피복성(step coverage) 특성 및 스택의 상부와 하부 사이의 조성 차이를 최소화 할 수 있는 장점이 있기 때문이다. 하지만 단순 스택(simple stack) 캐패시터는 금속 하부전극을 기존의 CVD(Chemical Vapor Deposition)로 하부전극 증착 후 식각 공정에 의해 패턴닝(patterning) 하는 경우 식각의 어려움이 있다. 그 이유는 하부전극으로 쓰이는 노블금속은 매우 단단하고 안정된 내열성(refractory) 금속이기 때문에 다른 화학물질과 반응하기 어렵기 때문이다. 비록 하부전극을 반응성 이온 식각(Reactive Ion Etching, RIE)으로 패턴닝(patterning)하는 것이 가능하나 현실적으로 장비의 성숙도(maturity)로는 측벽경사(sidewall slope) 문제가 있다. 따라서 식각의 어려움을 피할 수 있는 전기화학적 박막성장(Electro-Chemical Deposition, 이하 ECD법이라 한다)이 사용되고 있다.
한편 FeRAM은 동작 특성상 DRAM과는 다르게 셀플레이트에서도 구동신호가 필요하기 때문에 상부전극을 캐패시터 단위로 분리(isolation)시켜야 하는 특징이 있다. 스택 구조의 캐패시터는 이 경우 셀플레이트가 되는 상부전극을 캐패시터 단위로 패터닝 하여야 하는데 스택 구조의 깊은 골에서 식각하여야 한다. 즉, 스택 구조의 경우에는 캐패시터 분리 공정이 컨캐이브 구조에 비하여 어렵다는 단점이 있다.
도 1a는 캐패시터의 상부구조가 분리된 3차원 스택구조의 평면도이다.
상부전극을 캐패시터의 단위로 분리하기 위해서는 도 1a에서 스택 구조의 캐패시터의 스택(100) 하단의 깊은 골짜기(105)를 식각하여야 한다.
도 1b는 상기 도 1a의 A-A′의 단면도이다. 반도체기판(110) 상에 도전성 플러그(120)를 가지는 층간절연막(115)이 형성되어져 있다. 상기 도전성플러그(120)와 연결되는 하부전극(125), 유전체막(130), 상부전극(135)이 형성되어져 있다. FeRAM에서는 셀플레이트에도 구동신호가 필요하기 때문에 상기 상부전극(135)은 캐패시터 단위로 분리되어야 하며, 하부전극(125) 스택의 높이가 높아질수록 사진식각공정이 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 스택 구조의 강유전체 캐패시터에서 셀플레이트인 상부전극을 캐패시터 단위로 용이하게 분리하는 커패시터의 제조방법을 제공하는데 그 목적이 있다.
도 1a는 캐패시터의 상부구조가 분리된 3차원 스택구조의 평면도,
도 1b는 캐패시터의 상부구조가 분리된 3차원 스택구조의 단면도,
도 2a는 본 발명에 따른 도전성 플러그를 형성한 후의 단면도,
도 2b는 본 발명에 따른 실리사이드를 형성한 단면도,
도 2c는 본 발명에 따른 확산방지막/산화방지막 패턴 형성 단면도,
도 2d는 본 발명에 따른 제2 층간절연막 증착 단면도,
도 2e는 본 발명에 따른 제2 층간절연막을 평탄화한 단면도,
도 2f는 본 발명에 따른 IrOx층과 제3 층간절연막 형성 단면도,
도 2g는 본 발명에 따른 제3 층간절연막을 선택적 식각하고 하부전극 형성 단면도,
도 2h은 본 발명에 따른 제3 층간절연막을 제거한 단면도,
도 2i은 본 발명에 따른 IrOx층 패턴 형성 단면도,
도 2j는 본 발명에 따른 유전체막과 상부전극 도전층 증착 단면도,
도 2k는 본 발명에 따른 상부전극 패턴 형성 단면도.
도 3은 본 발명에 따른 캐패시터 단면 사진.
*도면의 주요 부분에 대한 부호의 설명
200 : 반도체 기판 255a : 하부전극 패턴
260 : 유전체막 265a : 상부전극 패턴
상기 목적을 달성하기 위한 본 발명은, 강유전체 캐패시터 제조방법에 있어서, 소정 공정이 완료된 기판상에 스택 구조의 하부전극을 형성하는 단계; 상기 하부전극 상에 유전체막을 형성하는 단계; 상기 유전체막 위로 PVD법으로 스택 구조 상부는 두껍게, 하부는 얇게 상부전극 도전층을 증착하는 단계; 및 상기 상부전극 도전층을 블랑켓 에치백하여 상부전극 패턴을 형성하는 단계를 포함한다.
또한 상기 목적을 달성하기 위한 본 발명은, 메모리 소자의 제조방법에 있어서, 반도체기판 상에 도전성 플러그를 가지는 제1 층간절연막을 형성하는 단계; 상기 도전성 플러그 위로 확산방지막/산화방지막 패턴을 가지는 제2 층간절연막을 형성하는 단계; 상기 결과물 기판 전면에 IrOx층 및 제3 층간절연막을 형성하는 단계; 상기 제3 층간절연막을 선택적 식각하여 IrOx층을 개방하는 단계; 상기 IrOx층을 시드층으로 하여 ECD법으로 하부전극을 형성하는 단계; 상기 제3 층간절연막을 습식식각하여 하부전극 스택을 형성하는 단계; 상기 결과물 기판 전면을 블랑켓 식각하여 IrOx층 패턴을 형성하는 단계; 상기 결과물 전면에 유전체막을 형성하는 단계; 상기 유전체막 위로 PVD법으로 스택 구조 상부는 두껍게, 하부는 얇게 상부전극 도전층을 증착하는 단계; 및 상기 상부전극 도전층을 블랑켓 에치백하여 상부전극 패턴을 형성하는 단계를 포함한다.
본 발명은 3차원 구조의 강유전체 커패시터 제조방법에 있어서, 캐패시터의 하부전극 스택을 형성하는 방법은 전기화학적 박막성장(Electro-Chemical Deposition, 이하 ECD법이라 한다)으로 스택 구조를 성장시키거나 또는 화학기상 증착법(Chemical Vapor Deposition, 이하 CVD법이라 한다)으로 증착하고, 사진식각공정으로 스택 구조를 패턴하는 등의 방법으로 하부전극을 형성한다. 하부전극은 Ru, Ir, Pt 등의 노블금속 또는 이들의 산화물인 IrOx, RuOx등을 적용할 수 있으며, 상기한 각각의 조합으로 되는 하이브리드(hybrid) 전극을 적용할 수도 있다.
본 발명은 3차원 스택 구조의 강유전체 커패시터 제조방법에 있어서, 상부전극을 PVD법으로 증착한다. PVD법에서 대표적인 스퍼터링(sputtering)법은 기체를 이온화하여, 이 기체이온이 포텐셜(potential)에 의해 가속되어 타겟(target)을 때린다. 이 때 이온의 충돌에 의해 타겟의 원자가 튀어나와 기판까지 기상 이동하여기판 표면에서 응축 성장하게 된다. 스택 구조에서는 상부전극을 스퍼터링법에 의해 증착할 경우, 스택 하부의 골짜기 부분은 얇게 증착되게 되며, 이 상부전극을 블랑켓 에치백(blanket etchback)함으로써 셀플레이트를 분리할 수 있다. 따라서 본 발명은 마스크(mask) 공정을 생략할 수 있으며, 스택 구조의 골짜기 부분을 식각해야 하는 기술적 어려움을 해결할 수 있다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다. 실시예에서는 하부전극 스택 형성방법을 ECD법으로 적용하였다.
도 2a 내지 도 2k는 본 발명에 따른 강유전체 캐패시터 형성 단면도이다.
도 2a는 본 발명에 따른 도전성 플러그를 형성한 후의 단면도이다.
반도체기판(200)상에 소정영역에 활성영역(210) 및 비활성영역을 한정하는 소자분리막(205)을 형성한다. 소자분리막들 사이에 게이트절연막, 게이트전극, 및 소오스/드레인 영역으로 구성되는 모스트랜지스터(도면에는 도시되어 있지 않음)를 형성하고, 상기 드레인 영역과 연결되는 비트라인(도시되어 있지 않음)을 형성한다. 다음으로 반도체기판 전면에 제1 층간절연막(215)을 형성한 후, 상기 제1 층간절연막(215)을 관통하여 반도체기판의 활성영역(210)과 연결되는 콘택홀을 형성한다. 상기 콘택홀이 형성된 반도체기판 전면에 상기 콘택홀을 채우는 폴리실리콘을 증착한다. 상기 도전물질은 폴리실리콘 대신에 W, TiN, TaN 등을 사용할 수도 있다.
상기 제1 층간절연막이 노출될 때까지 상기 폴리실리콘을 에치백 또는 CMP 공정을 진행하여 평탄화 한다. 따라서 콘택홀 내부에는 폴리실리콘 패턴이 형성된 폴리실리콘 플러그(220)를 형성한다.
상기 폴리실리콘 플러그는 도전물질의 종류에 따라 TiN 플러그, TaN 플러그, W 플러그 등으로 형성할 수도 있다.
도 2b는 본 발명에 따른 실리사이드(225)를 형성한 단면도이다.
상기 평탄화 공정을 진행한 후에는 Ti, Co, 및 Ni로 구성된 금속물질 중에서 하나를 증착하며, 증착방법으로는 CVD법으로 한다. 증착 후 급속열처리(RTP, Rapid Thermal Processing) 또는 로(furnace)를 이용한 열처리를 실시한다. 상기 열처리에 의하여 상기 열처리에 의하여 층간절연막 상에 있는 금속물질 중의 하나는 실리사이드 반응을 일으키지 않으나, 폴리실리콘 상에 있는 금속물질 중의 하나는 실리콘과 실리사이드화 하여 TiSi2, CoSi2, NiSi2중에서 하나인 실리사이드(225)를 형성한다. 상기 열처리가 완료된 반도체기판에 SC-1(Standard Cleaning-1, 암모니아와 과산화수소와 물의 혼합물)으로 세정 공정을 진행함으로써 층간절연막상에 실리사이드화 반응을 일으키지 않았던 금속물질을 제거한다. 이 실리사이드는 폴리실리콘과 오믹콘택(Ohmic Contact)을 형성하여 접촉저항을 감소시키기 위함이다.
도 2c는 본 발명에 따른 확산방지막(230)/산화방지막(235) 패턴을 플러그 상단부에 형성 단면도이다.
상기 실리사이드(225) 형성 후에는 기판 전면에 확산방지막(230)과 산화방지막(235)을 증착한다.
확산방지막(230)은 TiN, TaN, TiAlN, TiSiN, TaAlN, TaSiN, RuTiN, RuTiO 중에서 선택된 물질을 사용한다. 확산방지막의 증착방법은 CVD법, ALD법, PVD법 등을 이용하며, 두께는 50Å 내지 1000Å의 범위로 한다. 바람직하게는 확산방지막의 특성을 개선할 목적으로 N2,O2플라즈마 처리를 수행한다.
산화방지막(235)은 Ir, Ru, RuTiN, RuTaN 중에서 선택된 물질을 사용한다. 산화방지막의 증착방법은 CVD법, ALD법, PVD법 등을 이용하며, 두께는 100Å 내지 5000Å의 범위로 한다. 바람직하게는 산화방지막의 특성을 개선할 목적으로 N2, O2플라즈마 처리를 수행한다.
상기 확산방지막(230)/산화방지막(235) 적층은 사진식각 공정을 진행하여 플러그 위쪽의 확산방지막(230)/산화방지막(235) 적층만 남기고 나머지는 제거한다. 이 때 바람직하게는 Ir 등으로 이루어진 산화방지막에 펜스가 발생하지 않도록 충분히 경사식각(slope etch)을 할 수 있다. 또한 TiN 등의 하드마스크를 이용하여 상기 확산방지막(230)/산화방지막(235)적층을 식각한 후에 하드마스크를 제거할 수도 있다. 하드마스크의 두께는 100Å 내지 1000Å의 범위로 한다.
도 2d는 본 발명에 따른 제2 층간절연막(240) 증착 단면도이다.
다음으로 기판 전면에 제2 층간절연막(240)을 증착한다. 제2 층간절연막(240)은 상기 산화방지막(235)이 산화방지 특성을 보이기 위한 두께를 증착하여야 하므로, 상기 확산방지막(230)/산화방지막(235) 패턴의 두께보다 두껍게 증착하여야 한다. 즉, 제2 층간절연막(240)의 두께는 500Å 내지 6000Å의 범위로 한다.
제2 층간절연막(240)은 SiOx, SiON, Si3N4중에서 선택된 절연막을 사용하고, 증착방법은 CVD법, PVD법, ALD법, 스핀온(Spin-on)법 등의 방법을 사용한다. 제2 층간절연막 증착 후에는 절연특성 개선 및 치밀화를 위하여 열처리를 수행한다. 열처리는 급속열처리(RTP)방법 또는 로(furnace)를 이용한 열처리를 행하며, O2, N2, 또는 Ar 등의 불활성 가스의 분위기에서 행하며, 온도는 400℃ 내지 800℃로 한다. 열처리 시간은 는 1초 내지 5시간으로 한다.
도 2e는 본 발명에 따른 제2 층간절연막(240a)을 평탄화한 단면도이다.
상기 제2 층간절연막(240)을 CMP공정으로 산화방지막(235) 표면이 나올때까지 평탄화 한다. 이 경우 CMP공정은 산화방지막은 CMP가 잘 안되므로 충분한 시간을 실시할 수 있다.
도 2f는 본 발명에 따른 IrOx층(245)과 제3 층간절연막(250)을 형성한 단면도이다.
평탄화 후에, IrOx층(245)을 증착하는데, 이는 시드층으로서의 역할 뿐만 아니라, 하부전극의 접착층(glue layer), 확산방지막(230)/산화방지막(235)의 상호 확산 방지막의 역할을 한다. IrOx층(245)의 증착방법은 PVD법, CVD법, ALD법 등을 사용하며, 두께는 50Å 내지 1000Å으로 한다.
다음으로 제3 층간절연막(250)을 증착하며, 두께는 5000Å 내지 20000Å의 범위로 한다. 제3 층간절연막(250)은 후속 공정을 거치면서 모두 식각되므로 PSG(Phospho-Silicate Glass)와 같이 습식식각률(wet etch rate)이 큰 물질을 사용한다.
도 2g는 본 발명에 따른 제3 층간절연막(250)을 선택적 식각하고 하부전극(255) 형성 단면도이다.
상기 제3 층간절연막(250) 증착 후에는, 사진식각 공정을 이용하여 하부전극이 형성될 부위를 개방하여, 제3 층간절연막 패턴(250a)을 형성한다.
다음으로 하부전극(255)을 ECD법으로 성장시킨다. 여기에서 하부전극은 Pt, Ir, Ru 등의 노블금속을 사용한다. 이 공정에서는 제3 층간절연막 패턴(250a)의 두께보다 낮게 하부전극(255)을 성장시킨다.
도 2h은 본 발명에 따른 제3 층간절연막 패턴(250a)을 제거하여 하부전극 스택(255a) 형성 단면도이다.
상기 제3 층간절연막 패턴(250a)를 습식식각으로 제거하여 하부전극 패턴(255a)을 형성한다. 습식식각시 사용하는 용액은 BOE(Buffered Oxide Etchant), HF 등으로 한다.
상기 하부전극 스택(250a)을 형성한 후에는 급속열처리(RTP)방법, 로(furnace)를 이용한 열처리, 플라즈마(plasma)를 이용한 열처리 중의 하나를 행한다. 급속열처리(RTP)방법, 로(furnace)를 이용한 열처리는 O2, O3, N2, Ar 등의 분위기에서 행하며, 온도는 200℃ 내지 800℃로 한다. 열처리 시간은 급속열처리(RTP)방법을 이용하는 경우에는 1초 내지 10분으로하며, 로(furnace)를 이용한 열처리는 10분 내지 5시간으로 한다. 한편 플라즈마(plasma)를 이용한 열처리는 O2, O3, N2, N2O, NH3플라즈마를 적용한다.
도 2i은 본 발명에 따른 IrOx층 패턴(245a)을 형성한 단면도이다.
상기 IrOx층(245)을 블랑켓 에치백(blanket etch)하여 IrOx층을 분리한다.
도 2j는 본 발명에 따른 유전체막(260)과 상부전극 도전층(265)을 증착한 단면도이다.
유전체막(260)으로는 SBT, SBTN, PZT, ST, BLT 중에서 선택된 유전물질을 사용한다. 증착방법은 단차피복성이 우수한 CVD법, ALD법 등을 사용하며, 두께는 50Å 내지 3000Å의 범위로 한다. 상기 유전체막을 증착한 후에는 O2, N2, Ar, O3, He, Ne, Kr 등의 분위기에서 열처리를 실시하며, 열처리 온도는 400℃ 내지 800℃의 범위에서 실시하며, 열처리 시간은 10분 내지 5시간의 범위에서 실시한다. 열처리 장비는 확산로(diffusion furnace) 또는 RTP로 한다.
상부전극 도전층(265)은 Pt, Ir, Ru, IrOx, RuOx, W, WNx, TiN 중에서 선택된 물질을 사용하며, 두께는 100Å 내지 2000Å의 범위로 한다.
상부전극 도전층의 증착방법은 스택구조의 상부는 두껍게 증착되고, 하부는 상대적으로 얇게 증착되는 특성이 있는 PVD법으로 증착하는 것이 특징이다.
상부전극 증착 후에는 전기적 특성 개선 및 증착 특성을 개선시킬 목적으로 열처리를 수행한다. 열처리는 급속열처리(RTP)방법 또는 로(furnace)를 이용한 열처리를 행하며, O2, N2, 또는 Ar 등의 불활성 가스의 분위기에서 행하며, 온도는 400℃ 내지 800℃로 한다. 열처리 시간은 1초 내지 5시간으로 한다.
도 2k는 본 발명에 따른 상부전극 패턴(265a) 형성한 단면도이다.
상기 상부전극 도전층(265)을 전면적으로 블랑켓 에치백(blanket etchback)하여 스택 구조의 골짜기에 있는 얇은 상부전극 도전층을 제거하여, 상부전극 패턴을 형성하여, 캐패시터간 분리시킨다.
도 3은 본 발명에 따른 상부전극 패턴 형성 한 후의 사진이다.
사진에서 스퍼터링법에 의한 백금 상부전극 도전층이 불균일하게 증착되어있는 것을 알 수 있다. 또한 블랑켓 에치백(blanket etchback)하여 캐패시터 단위로 분리되어 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, FeRAM의 커패시터를 제조하는 과정에서 ECD법으로 전기적 특성과 단차피복성이 우수한 스택 구조의 캐패시터를 형성하는 효과가 있다.
또한 스택 구조의 캐패시터의 상부전극 도전층을 상하부의 두께 차이가 있는 PVD법으로 증착하고, 블랑켓 에치백(blanket etchback)함으로써 상부전극을 분리할 수 있다. 따라서 본 발명은 마스크(mask) 공정을 생략할 수 있으며, 스택 구조의 골짜기 부분을 식각해야 하는 기술적 어려움을 해결할 수 있는 효과가 있다.
Claims (28)
- 강유전체 캐패시터 제조방법에 있어서,소정 공정이 완료된 기판상에 스택 구조의 하부전극을 형성하는 단계;상기 하부전극 상에 유전체막을 형성하는 단계;상기 유전체막 위로 PVD법으로 스택 구조 상부는 두껍게, 하부는 얇게 상부전극 도전층을 증착하는 단계; 및상기 상부전극 도전층을 블랑켓 에치백하여 상부전극 패턴을 형성하는 단계를 포함하는 강유전체 캐패시터의 제조방법.
- 제 1 항에 있어서,상기 스택 구조의 하부전극은 Ru, Ir, Pt, IrOx, RuOx중에서 선택된 어느 하나 또는 이들 각각의 조합으로 되는 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
- 제 1 항에 있어서,상기 유전체막은 SBT, SBTN, PZT, ST, BLT 중에서 선택된 유전물질을 사용하는 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
- 제 1 항 또는 제 3 항에 있어서,상기 유전체막의 증착방법은 CVD법, ALD법 등을 사용하며, 두께는 50Å 내지 3000Å의 범위로 하는 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
- 제 1 항 또는 제 3 항에 있어서,상기 유전체막을 증착한 후에는 급속열처리(RTP)방법 또는 로(furnace)를 이용한 열처리를 행하는 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
- 제 5 항에 있어서,상기 열처리는 O2, N2, Ar, O3, He, Ne, Kr 등의 분위기에서 열처리를 실시하며, 열처리 온도는 400℃ 내지 800℃의 범위에서 실시하며, 열처리 시간은 10분 내지 5시간의 범위에서 실시하는 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
- 제 1 항에 있어서,상기 상부전극 도전층은 Pt, Ir, Ru, IrOx, RuOx, W, WNx, TiN 중에서 선택된 물질을 사용하며, 두께는 100Å 내지 2000Å의 범위로 하는 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
- 제 1 항 또는 제 7 항에 있어서,상기 상부전극 도전층 형성 후에는 급속열처리(RTP)방법 또는 로(furnace)를 이용한 열처리를 행하는 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
- 제 8 항에 있어서,상기 열처리는 O2, N2, 또는 Ar 등의 불활성 가스의 분위기에서 행하며, 온도는 400℃ 내지 800℃로 하며, 열처리 시간은 1초 내지 5시간으로 하는 것을 특징으로 하는 강유전체 캐패시터의 제조방법.
- 메모리 소자의 제조방법에 있어서,반도체기판 상에 도전성 플러그를 가지는 제1 층간절연막을 형성하는 단계;상기 도전성 플러그 위로 확산방지막/산화방지막 패턴을 가지는 제2 층간절연막을 형성하는 단계;상기 결과물 기판 전면에 IrOx층 및 제3 층간절연막을 형성하는 단계;상기 제3 층간절연막을 선택적 식각하여 IrOx층을 개방하는 단계;상기 IrOx층을 시드층으로 하여 ECD법으로 하부전극을 형성하는 단계;상기 제3 층간절연막을 습식식각하여 하부전극 스택을 형성하는 단계;상기 결과물 기판 전면을 블랑켓 식각하여 IrOx층 패턴을 형성하는 단계;상기 결과물 전면에 유전체막을 형성하는 단계;상기 유전체막 위로 PVD법으로 스택 구조 상부는 두껍게, 하부는 얇게 상부전극 도전층을 증착하는 단계; 및상기 상부전극 도전층을 블랑켓 에치백하여 상부전극 패턴을 형성하는 단계를 포함하는 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 반도체기판 상에 도전성 플러그를 가지는 층간절연막을 형성하는 단계는,반도체기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계;상기 콘택홀 내부를 포함하여 기판전면에 도전물질을 증착한 후 평탄화하는 단계를 포함하여 이루어진 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 11 항에 있어서,상기 상기 도전성 플러그의 도전물질은 폴리실리콘, W, TiN, TaN 중에서 선택된 어느 하나의 물질인 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 12 항에 있어서,상기 도전물질을 폴리실리콘으로 하는 경우, 상기 폴리실리콘 상부에 TiSi2, CoSi2, NiSi2중에서 하나인 실리사이드를 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 11 항에 있어서,상기 평탄화는 에치백 또는 CMP 공정을 진행하여 평탄화하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 확산방지막은 TiN, TaN, TiAlN, TiSiN, TaAlN, TaSiN, RuTiN, RuTiO 중에서 선택된 물질을 사용하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 1 항 또는 제 10 항에 있어서,상기 확산방지막의 증착방법은 CVD법, ALD법, PVD법 중에서 선택된 방법을 이용하며, 두께는 50Å 내지 1000Å의 범위로 하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 16 항에 있어서,상기 확산방지막의 특성을 개선할 목적으로 N2,O2플라즈마 처리를 수행하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 산화방지막은 Ir, Ru, RuTiN, RuTaN 중에서 선택된 물질을 사용하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 1 항 또는 제 18 항에 있어서,상기 산화방지막의 증착방법은 CVD법, ALD법, PVD법 등을 이용하며, 두께는 100Å 내지 5000Å의 범위로 하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 19 항에 있어서,상기 산화방지막의 특성을 개선할 목적으로 N2, O2플라즈마 처리를 수행하는것을 특징으로 하는 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 IrOx층의 증착방법은 PVD법, CVD법, ALD법 등을 사용하며, 두께는 50Å 내지 1000Å으로 하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 제3 층간절연막의 두께는 5000Å 내지 20000Å의 범위로 하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 10 항 또는 제 22 항에서, 상기 제3 층간절연막은 PSG로 사용하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 제3 층간절연막을 습식식각시 사용하는 용액은 BOE, HF 중에서 선택된 또는 이를 혼합하여 사용하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 10 항에 있어서,상기 하부전극 스택을 형성한 후에는 급속열처리(RTP)방법, 로(furnace)를 이용한 열처리, 플라즈마(plasma)를 이용한 열처리 중의 하나를 행하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 25 항에 있어서,상기 급속열처리(RTP)방법을 이용한 열처리는 O2, O3, N2, Ar 중의 하나의 분위기에서 행하며, 온도는 200℃ 내지 800℃로 하며, 열처리 시간은 1초 내지 10분으로 행하는 것을 특징으로 하는
- 제 25 항에 있어서,상기 로(furnace)를 이용한 열처리는 O2, O3, N2, Ar 중의 하나의 분위기에서 행하며, 온도는 200℃ 내지 800℃로 하며, 열처리 시간은 10분 내지 5시간으로 행하는 것을 특징으로 하는 메모리 소자의 제조방법.
- 제 25 항에 있어서,상기 플라즈마(plasma)를 이용한 열처리는 O2, O3, N2, N2O, NH3플라즈마 중의 하나를 적용하는 것을 특징으로 하는 메모리 소자의 제조방법.
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- 2001-06-30 KR KR10-2001-0038833A patent/KR100418570B1/ko not_active IP Right Cessation
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