KR20030001975A - 반도체 소자의 트랜지스터 - Google Patents

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Abstract

본 발명은 트랜지스터의 문턱전압을 가변시켜 저전압 회로 설계가 가능하도록 한 반도체 소자의 트랜지스터에 관한 것으로, 게이트 전극과 드레인단, 소오스단을 구비하여 문턱전압을 갖는 제 1 도전형 MOS 트랜지스터와, 상기 제 1 도전형 MOS 트랜지스터의 게이트 전극에 공통으로 드레인 단이 연결되는 제 2 도전형 MOS 트랜지스터와, 다른 제 1 도전형 MOS 트랜지스터와, 상기 제 1 도전형 MOS 트랜지스터의 게이트 전극에 연결되는 제 1, 제 2 저항으로 구성됨을 특징으로 한다.

Description

반도체 소자의 트랜지스터{semiconductor device of transistor}
본 발명은 반도체 소자의 트랜지스터에 관한 것으로, 특히 트랜지스터의 문턱전압을 가변시켜 저전압 회로 설계가 가능하도록 한 반도체 소자의 트랜지스터에 관한 것이다.
일반적으로 문턱전압을 가지는 반도체 소자 즉, MOS 트랜지스터가 반도체 소자의 대부분을 차지하고 있다. 그 종류도 단결정 실리콘 트랜지스터, 박막 폴리 실리콘 트랜지스터, 비정질 실리콘 트랜지스터 등의 다양한 트랜지스터가 등장하였다.
이러한 MOS 트랜지스터들은 온/오프(on/off)를 위해 게이트 단자와 소오스 단자 사이에 문턱전압을 가지게 되는데, 이 문턱전압은 게이트 전극과 채널 영역 사이에 형성되는 게이트 절연막의 두께, 채널의 도핑농도 등의 함수로써 표현되는데 이런 요소들은 공정상의 여건에 따라 불균일하게 변화할 수 있다.
즉, 종래의 드레인 공통 MOS 트랜지스터는 게이트 전극, 드레인단, 소오스단을 구비하여 문턱전압을 갖는 NMOS 트랜지스터와, 상기 소오스단과 접지단 사이에 연결되는 커패시터로 구성된다. 이때, 상기 드레인단에 정전압(Vdd)이 공급된다.
상기와 같은 트랜지스터의 동작은 상기 게이트 전극에 문턱전압 이상의 전압을 인가하여 트랜지스터가 온(on)되어 드레인단으로부터 소오스단 방향으로 전류가 흐른다. 이 전류는 커패시터를 충전시키고 소오스단의 전위를 상승시킨다. 상기 소오스단의 전위가 게이트 전극의 입력전압과 트랜지스터의 문턱전압의 차에 이르게 되면 트랜지스터는 오프된다.
즉, 종래의 트랜지스터는 온/오프 특성이 공정에 의해서만 제어되므로 온 전류를 증가시키기 위해서는 게이트 전극의 폭을 늘려주거나 문턱전압을 작게하여 오프 전류를 증가시켜야 하는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 CMOS 트랜지스터의 출력단자에 연결되는 트랜지스터의 게이트 앞단에 전압 분기용 저항을 사용하여 트랜지스터의 오프 특성을 유지하고, 온 전류를 증가시켜 문턱전압을 감소시킬 수 있는 반도체 소자의 트랜지스터를 제공하는데 그 목적이 있다.
도 1a는 본 발명의 제 1 실시예에 따른 반도체 소자의 문턱전압 트랜지스터를 나타낸 회로도
도 1b는 도 1a의 단면도
도 2a는 본 발명의 제 2 실시예에 따른 반도체 소자의 문턱전압 트랜지스터를 나타낸 회로도
도 2b는 도 2a의 단면도
도 3a는 본 발명의 제 3 실시예에 따른 반도체 소자의 문턱전압 트랜지스터를 나타낸 회로도
도 3b는 도 3a의 단면도
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터는 게이트 전극과 드레인단, 소오스단을 구비하여 문턱전압을 갖는 제 1 도전형 MOS 트랜지스터와, 상기 제 1 도전형 MOS 트랜지스터의 게이트 전극에 공통으로 드레인 단이 연결되는 제 2 도전형 MOS 트랜지스터와, 다른 제 1 도전형 MOS 트랜지스터와, 상기 제 1 도전형 MOS 트랜지스터의 게이트 전극에 연결되는 제 1, 제 2 저항으로 구성됨을 특징으로 한다.
또한, 상기 제 1 도전형 MOS 트랜지스터의 게이트 전극에 연결되는 제 1 저항과 제 1 PN 접합 다이오드으로 구성됨을 특징으로 한다.
또한, 상기 제 1 도전형 MOS 트랜지스터의 게이트 전극에 연결되는 제 1 저항과 쇼키드 다이오드로 구성됨을 특징으로 한다.
또한, 상기 제 1 도전형 MOS 트랜지스터는 제 2 도전형 기판과 분리되도록 형성됨을 특징으로 한다.
또한, 상기 제 1, 제 2 저항은 직렬로 연결되어 일측은 상기 제 1 도전형 MOS 트랜지스터의 게이트 전극에 접속되고, 타측은 접지단자에 접속됨을 특징으로 한다.
또한, 상기 제 2 도전형 MOS 트랜지스터의 소오스단은 전원단자에 연결되고,상기 다른 제 1 도전형 MOS 트랜지스터의 소오스단은 접지단자에 연결됨을 특징으로 한다.
또한, 상기 제 1, 제 2 저항은 폴리 저항인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 트랜지스터에 대하여 보다 상세히 설명하기로 한다.
도 1a는 본 발명의 제 1 실시예에 따른 반도체 소자의 문턱전압 트랜지스터를 나타낸 회로도이고, 도 1b는 도 1a의 단면도이다.
도 2a는 본 발명의 제 2 실시예에 따른 반도체 소자의 문턱전압 트랜지스터를 나타낸 회로도이고, 도 2b는 도 2a의 단면도이다.
도 3a는 본 발명의 제 3 실시예에 따른 반도체 소자의 문턱전압 트랜지스터를 나타낸 회로도이고, 도 3b는 도 3a의 단면도이다.
도 1a 및 도 1b에 도시한 바와 같이 P형 반도체 기판(11)에 문턱전압을 갖는 제 1 NMOS 트랜지스터(N1)를 형성할 경우, 상기 반도체 기판(11)과 제 1 NMOS 트랜지스터(N1)가 분리되도록 베리드 n형 웰(12)이 형성된다. 이때, 상기 제 1 NMOS 트랜지스터(N1)의 드레인단은 출력단자와 연결되고, 소오스단은 접지단자와 연결된다.
그리고 제 1 NMOS 트랜지스터(N1)의 게이트 전극과 공통으로 드레인단이 연결되는 제 1 PMOS 트랜지스터(P1)와 제 2 NMOS 트랜지스터(N2)가 구비된다.
여기서, 상기 제 1 PMOS 트랜지스터(P1)의 소오스단은 전원단자에 연결되고, 상기 제 2 NMOS 트랜지스터(N2)의 소오스단은 접지단자에 연결되며, 상기 제 1PMOS 트랜지스터(P1)와 제 2 NMOS 트랜지스터(N2)의 게이트 전극은 공통접속된다.
한편, 상기 제 1 NMOS 트랜지스터(N1)의 게이트 전극에 제 1, 제 2 저항(R1)(R2)이 직렬 접속되고, 상기 제 2 저항(R2)의 타측은 접지단자에 연결된다. 이때, 상기 제 1, 제 2 저항(R1)(R2)은 폴리 저항이다.
이와 달리 문턱전압을 갖는 트랜지스터가 PMOS일 경우, 베리드 n형 웰(12)이 형성되지 않는다.
또한, 도 2a와 도 2b에 도시한 바와 같이 전원전압이 변할 때 상기 제 1 NMOS 트랜지스터(N1)에 전위를 가할 경우 안정적으로 가할 수 있도록 상기 제 1 NMOS 트랜지스터(N1)의 게이트 전극에 제 1 저항(R1)과 PN 접합 다이오드(D1)를 사용한다.
그리고 도 3a와 도 3b에 도시한 바와 같이 인가되는 전압이 제 1 NMOS 트랜지스터(N1)의 소오스단와 순방향 전압보다 낮게하여 좀더 안정적으로 하기 위해 상기 제 1 NMOS 트랜지스터(N1)의 게이트 전극에 제 1 저항(R1)과 쇼키드 다이오드(D1)를 연결한다.
즉, 상기 PN 접합 다이오드(D1)의 빌트-인(Built-in) 전위보다 낮은 전압이 걸리도록 하는 것이다.
여기서, 문턱전압을 갖는 MOS 트랜지스터의 웰 전압을 가변시킴으로써 문턱전압을 변경시키는 방법에 대하여 설명하기로 한다.
예를 들어 전원전압(Vcc)이 1.5V이 경우, -10% 전원전압은 1.35V이다. 이때, 바디 바이오스(VB)는 0.4V를 만들기 위한 제 1, 제 2 저항의 비율은
이다.
그리고 문턱전압은
Vt = Vto + △Vt 이고,
△Vt =√(2qεsNsub)/ Cox {√2φf-Vb)-√2φf} = -0.22V 이다.
여기서, φf = kT/q in(Nsub/ni) = 0.46V,
Cox = εox/tox = 1.6 * 10-6F/㎠ 이다.
이때, 개선되는 포화전류의 비율은 Vt = Vto + △Vt = 0.7 +(-0.22) = 0.48V로 되어 (Vcc-Vto-△Vt)1.7/(Vcc-Vto)1.7= 1.67(단 Vto = 0.7V로 가정)이다.
즉, 온 전류는 1.64배로 64%의 큰 증가를 보인다. 그리고 오프전류는 Vin이 0V일 경우, Vb도 0V가 되어 문턱전압이 0.7V가 된다. 따라서, 원래의 트랜지스터보다 증가없이 그래도 유지된다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 트랜지스터는 전압분기용 저항을 사용하여 격리된 웰의 전압을 픽-업에서 순방향으로 걸리게 하므로 오프전류의 증가없이 작은 면적으로 구동능력을 증가시키며, 문턱전압을 감소시켜 저전압에서 동작할 수 있다.

Claims (7)

  1. 게이트 전극과 드레인단, 소오스단을 구비하여 문턱전압을 갖는 제 1 도전형 MOS 트랜지스터와;
    상기 제 1 도전형 MOS 트랜지스터의 게이트 전극에 공통으로 드레인 단이 연결되는 제 2 도전형 MOS 트랜지스터와, 다른 제 1 도전형 MOS 트랜지스터와;
    상기 제 1 도전형 MOS 트랜지스터의 게이트 전극에 연결되는 제 1, 제 2 저항으로 구성됨을 특징으로 하는 반도체 소자의 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 2 저항을 대신 제 1 PN 접합 다이오드으로 구성됨을 특징으로 하는 반도체 소자의 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제 2 저항 대신 쇼키드 다이오드로 구성됨을 특징으로 하는 반도체 소자의 트랜지스터.
  4. 제 1 항에 있어서,
    상기 제 1 도전형 MOS 트랜지스터는 제 2 도전형 기판과 분리되도록 형성됨을 특징으로 하는 반도체 소자의 트랜지스터.
  5. 제 1 항에 있어서,
    상기 제 1, 제 2 저항은 직렬로 연결되어 일측은 상기 제 1 도전형 MOS 트랜지스터의 게이트 전극에 접속되고, 타측은 접지단자에 접속됨을 특징으로 하는 반도체 소자의 트랜지스터.
  6. 제 1 항에 있어서,
    상기 제 2 도전형 MOS 트랜지스터의 소오스단은 전원단자에 연결되고, 상기 다른 제 1 도전형 MOS 트랜지스터의 소오스단은 접지단자에 연결됨을 특징으로 하는 반도체 소자의 트랜지스터.
  7. 제 1 항에 있어서,
    상기 제 1, 제 2 저항은 폴리 저항인 것을 특징으로 하는 반도체 소자의 트랜지스터.
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