KR20030001871A - Gate oxide defect compensation method in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 게이트 산화막 손상 보상 방법에 관한 것으로, 보다 구체적으로는 게이트 산화막 손상 보상을 위한 산화막 형성시, 활성영역 및 소자분리막의 경계부위에서 산화응력 축적에 의한 손실을 보상할 수 있는 방법에 관한 것이다.The present invention relates to a method for compensating gate oxide damage of a semiconductor device, and more particularly, to a method capable of compensating for loss due to accumulation of oxidative stress at an interface between an active region and a device isolation layer when an oxide film is formed to compensate for gate oxide damage. It is about.
일반적으로, 반도체 소자의 게이트 형성을 위한 과정에서, 게이트 디파인(define)시 게이트 산화막이 손실되며, 게이트 전극 측벽 및 게이트 산화막이 플라즈마 손상을 받게된다. 이에 따라, 종래에는 건식 및 습식 산화 공정을 이용하여 게이트 산화막 손실 부위를 재산화시킴으로써 보상하고, 아울러 플라즈마 손상도 보상해왔다.In general, in the process of forming the gate of the semiconductor device, the gate oxide film is lost when the gate is defined, and the gate electrode sidewall and the gate oxide film are damaged by plasma. Thus, conventionally, dry and wet oxidation processes have been used to compensate for the gate oxide loss site by reoxidation and also plasma damage.
도 1a 내지 도 1d는 종래의 반도체 소자의 게이트 산화막 손상 보상 방법을 설명하기 위한 단면도이다.1A to 1D are cross-sectional views illustrating a gate oxide film damage compensation method of a conventional semiconductor device.
도 1a에 도시된 바와같이, 실리콘 기판(1)상에 버퍼 역할을 하는 패드 산화막(2)과 산화를 억제하는 실리콘 질화막을 순차적으로 형성한다. 그 다음, 소자 분리 예정 영역을 형성시키기 위해, 실리콘 질화막을 식각하여 질화막 패턴(3)을 형성한다.As shown in FIG. 1A, a pad oxide film 2 serving as a buffer and a silicon nitride film that inhibit oxidation are sequentially formed on the silicon substrate 1. Then, in order to form the device isolation region, the silicon nitride film is etched to form the nitride film pattern 3.
그 다음, 도 1b에 도시된 바와같이, 질화막 패턴(3)을 식각 마스크로 패드산화막(2) 및 실리콘 기판(1)을 소정 깊이만큼 건식각하여 샬로우 트랜치(ST)를 형성한다. 이어서, 트랜치(ST)내를 매립하는 갭필 산화막(5), 예컨대, CVD(Chemical Vapor Deposition) 산화막을 증착한다.Next, as illustrated in FIG. 1B, the shallow trench ST is formed by dry etching the pad oxide film 2 and the silicon substrate 1 by a predetermined depth using the nitride film pattern 3 as an etching mask. Subsequently, a gap fill oxide film 5, for example, a CVD (chemical vapor deposition) oxide film, which fills the trench ST, is deposited.
그리고나서, 도 1c에 도시된 바와같이, 갭필 산화막(5)을 화학기계연마하여 질화막 패턴(3)이 노출되도록 평탄화한 후, 상기 마스크 패턴(3) 및 패드산화막(2)을 차례로 습식각하여 반도체 소자의 소자분리막(7)을 형성한다.Then, as illustrated in FIG. 1C, the gap fill oxide film 5 is chemically polished and planarized to expose the nitride film pattern 3. Then, the mask pattern 3 and the pad oxide film 2 are sequentially wet-etched. The device isolation film 7 of the semiconductor device is formed.
이어서, 도 1d에 도시된 바와같이, 소자분리막(7)이 형성된 실리콘 기판(1)상에 게이트 산화막(9) 및 게이트 전극용 폴리실리콘막(10)을 차례로 증착한다. 그 다음, 게이트 전극용 폴리실리콘막(10) 및 게이트 산화막(9)을 차례로 패터닝하여 게이트를 형성한다. 이때, 게이트 형성을 위한 패터닝시 게이트 산화막(9) 손실 보상과, 게이트 전극용 실리콘막 측벽 및 게이트 산화막의 플라즈마 손상을 보상하기 위하여 H20 또는 O2 분위기에서 실리콘과 반응시켜 열산화막(SiO2)(15)을 형성한다.Subsequently, as shown in FIG. 1D, the gate oxide film 9 and the gate silicon polysilicon film 10 are sequentially deposited on the silicon substrate 1 on which the device isolation film 7 is formed. Next, the gate is formed by patterning the polysilicon film 10 for gate electrode and the gate oxide film 9 in order. At this time, in order to compensate for the loss of the gate oxide film 9 during patterning for gate formation, and to compensate for plasma damage of the gate electrode silicon film sidewall and the gate oxide film, the thermal oxide film (SiO 2) 15 is reacted with silicon in an H20 or O 2 atmosphere. To form.
그러나, 질화막 패턴(3a)의 습식각 이후 실시되는 세정공정 등으로 인한 습식각 공정으로 인해, 도 2a에 도시된 바와같이 소자분리막(7)의 양쪽 모서리에 호(moat)(17)가 생성된다. 이는 산소와 실리콘이 반응하여 형성된 열산화막(15)으로 인해 실리콘 기판(1)의 활성영역과 소자분리막(7)의 경계부위인 호(17)에서 산화 응력이 축적되어 결함(18)을 발생시킨다. 이에 따라, 호(17)가 생성된 지역에 누설 전류가 많이 발생되어 반도체 소자의 전기적 특성을 저하시키고, 또한, 트랜지스터의 동작시 이상전류 증가 현상인 험프(hump) 현상이 발생한다. 이는 트랜지스터의 문턱 전압을 낮추어 반도체 소자의 신뢰성을 손상시킨다.However, due to the wet etching process due to the cleaning process performed after the wet etching of the nitride film pattern 3a, an arc 17 is generated at both edges of the device isolation film 7 as shown in FIG. 2A. . This causes the defect 18 due to the accumulation of oxidative stress in the arc 17 which is the boundary between the active region of the silicon substrate 1 and the device isolation film 7 due to the thermal oxide film 15 formed by the reaction between oxygen and silicon. . Accordingly, a large amount of leakage current is generated in the region where the arc 17 is generated, thereby deteriorating the electrical characteristics of the semiconductor device, and also a hump phenomenon, which is an abnormal current increase phenomenon during operation of the transistor. This lowers the threshold voltage of the transistor and impairs the reliability of the semiconductor device.
도 2b는 열 산화로 게이트 산화막 손실 보상을 진행했을때의 기판 내부에 발생하는 디펙트(defect) 사진을 나타낸 것이다.FIG. 2B shows a defect photograph generated inside the substrate when the gate oxide loss compensation is performed by thermal oxidation.
따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은, 게이트 산화막 손상 보상 방법으로 열산화막을 형성하지 않고 CVD 산화막을 이용하여 소자분리막에서 생기는 호(moat) 생성지역에서의 산화응력 현상을 방지할 수 있는 반도체 소자의 게이트 산화막 손상 보상 방법을 제공하는 것이다.Therefore, an object of the present invention for solving the above problems, it is possible to prevent the oxidation stress phenomenon in the moat generated region in the device isolation film using the CVD oxide film without forming a thermal oxide film as a gate oxide damage compensation method. The present invention provides a method for compensating gate oxide damage of a semiconductor device.
도 1a 내지 도 1d는 종래의 게이트 산화막 손상 보상 방법을 설명하기 위한 단면도.1A to 1D are cross-sectional views illustrating a conventional gate oxide film damage compensation method.
도 2a는 종래의 게이트 산화막 손상 보상 방법의 문제점을 설명하기 위한 단면도.2A is a cross-sectional view illustrating a problem of a conventional gate oxide film damage compensation method.
도 2b는 게이트 산화막 손실 보상을 진행했을때의 기판 내부 사진.Figure 2b is a photo of the inside of the substrate when the gate oxide film loss compensation proceeds.
도 3a 내지 도 3f는 본 발명의 반도체 소자의 게이트 산화막 손상 보상 방법을 설명하기 위한 제조공정도.3A to 3F are manufacturing process diagrams for explaining a gate oxide damage compensation method of a semiconductor device of the present invention.
도 4는 종래 기술과 본 발명에 의한 게이트 산화막 손상 보상 방법에 의한 누설전류 비교그래프.Figure 4 is a leakage current comparison graph by the gate oxide damage compensation method according to the prior art and the present invention.
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
20 : 실리콘 기판 21 : 패드 산화막20 silicon substrate 21 pad oxide film
22 : 질화막 패턴 23 : 열산화막22 nitride film pattern 23 thermal oxide film
24 : 갭필 산화막 25 : 소자분리막24 gap gap oxide film 25 device isolation film
30 : 호(moat) 32 : 게이트 산화막30 moat 32 gate oxide film
34 : 게이트용 도전막 50 : 산화막34 gate conductive film 50 oxide film
ST : 트랜치 a : 활성영역ST: Trench a: Active Area
상기 목적 달성을 위한 본 발명의 반도체 소자의 게이트 산화막 손상 보상 방법은, 소자 분리 영역을 정의하는 소자분리막이 형성된 기판을 제공하는 단계; 상기 기판상에 게이트 산화막 및 게이트용 도전막을 형성하는 단계; 상기 게이트용 도전막 및 게이트 산화막을 패터닝하여 게이트를 형성하는 단계; 상기 게이트가 형성된 기판을 세정하는 단계; 상기 세정된 게이트 및 기판상에 산화막을 형성하는 단계; 및 N2 가스분위기에서 어닐링하는 단계를 포함하는 것을 특징으로 한다.A method of compensating gate oxide damage of a semiconductor device of the present invention for achieving the above object comprises the steps of: providing a substrate having a device isolation film defining a device isolation region; Forming a gate oxide film and a gate conductive film on the substrate; Patterning the gate conductive film and the gate oxide film to form a gate; Cleaning the substrate on which the gate is formed; Forming an oxide film on the cleaned gate and substrate; And annealing in an N 2 gas atmosphere.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.
도 3a 내지 도 3f는 본 발명의 반도체 소자의 게이트 산화막 손상 보상 방법을 설명하기 위한 제조공정도이고, 도 4는 종래 기술과 본 발명에 의한 게이트 산화막 손상 보상 방법으로 진행했을 때의 접합 누설 전류 차이를 비교 도시한 것이다.3A to 3F are manufacturing process diagrams for explaining a gate oxide damage compensation method of a semiconductor device of the present invention, and FIG. 4 shows a difference in junction leakage current when the gate oxide film damage compensation method is performed according to the prior art and the present invention. Comparison is shown.
먼저, 도 3a에 도시된 바와같이, 실리콘 기판(20)상에 버퍼 역할을 하는 패드 산화막(21)과 산화를 억제용 질화막을 순차적으로 형성한 다음, 소자 분리 예정 영역을 형성하기 위하여 상기 질화막을 식각하여 질화막 패턴(22)을 형성한다. 그런다음, 상기 질화막 패턴(22)을 식각 마스크로 산화막(21) 및 실리콘 기판(20)을 소정 깊이만큼 건식각하여 샬로우 트랜치(ST)를 형성한다.First, as shown in FIG. 3A, a pad oxide film 21 serving as a buffer and a nitride film for inhibiting oxidation are sequentially formed on the silicon substrate 20, and then the nitride film is formed to form an element isolation region. Etching is performed to form the nitride film pattern 22. Thereafter, the oxide film 21 and the silicon substrate 20 are dry-etched by a predetermined depth using the nitride film pattern 22 as an etching mask to form a shallow trench ST.
그 다음, 도 3b에 도시된 바와같이, 트랜치(ST) 식각시 유발되는 스트레스를 제거하기 위해 트랜치(ST)가 형성된 실리콘 기판(20)상에 희생산화막(미도시) 형성 및 제거함으로써 식각 데미지를 완화한다. 계속해서 사이드 월 산화(side wall oxidation)공정을 수행하여 후속 갭필 산화막과의 접착성을 향상시키기 위해 트랜치(ST)내에 열산화막(23)을 형성한다. 이어서, 상기 질화막 패턴(22)과 트랜치(ST)상에 갭필 산화막(24)을 증착한다.Next, as shown in FIG. 3B, etching damage is formed by removing and removing a sacrificial oxide film (not shown) on the silicon substrate 20 on which the trench ST is formed to remove stress caused during the etching of the trench ST. Relax Subsequently, a side wall oxidation process is performed to form a thermal oxide film 23 in the trench ST in order to improve adhesion with a subsequent gap fill oxide film. Subsequently, a gap fill oxide layer 24 is deposited on the nitride layer pattern 22 and the trench ST.
이어서, 도 3c에 도시된 바와같이, 갭필 산화막(24)을 화학기계연마하여 질화막 패턴(22)이 노출되도록 평탄화한다. 그 다음, 질화막 패턴(23a) 및 패드 산화막(22)을 등방성 식각하여 반도체 소자의 소자분리막(25)을 형성한다. 이때, 종래 기술에서 설명한 바와같이 질화막 패턴(22) 및 패드 산화막(22) 식각시 활성영역(a)과 소자분리막(25) 경계부위에 호(moat)(30)가 발생한다.Subsequently, as shown in FIG. 3C, the gapfill oxide film 24 is chemically polished to planarize so that the nitride film pattern 22 is exposed. Next, the device isolation film 25 of the semiconductor device is formed by isotropically etching the nitride film pattern 23a and the pad oxide film 22. In this case, as described in the related art, an arc 30 is generated at the boundary between the active region a and the device isolation layer 25 when the nitride pattern 22 and the pad oxide layer 22 are etched.
그 다음, 도 3d에 도시된 바와같이, 소자분리막(25)이 형성된 실리콘 기판(20)상에 게이트 산화막(32) 및 게이트용 도전막(34)을 차례로 증착한다. 그런다음, 게이트용 도전막(34) 상에 게이트 구조를 형성하기 위한 감광막 패턴(미도시)을 형성하고, 그 감광막 패턴을 식각 마스크로 게이트용 도전막(34) 및 게이트 산화막(32)을 차례로 식각하여 게이트를 형성한다. 이때, 상기 게이트 형성시 실리콘 기판(20)의 플라즈마 손상을 피하기 위하여 게이트 산화막이 일정부분 남도록 하는데, 이로인해 식각 공정의 특성상 웨이퍼 내의 잔존 산화막의 두께가 위치에 따라 달라진다. 이를 방지하기 위해 후속 공정 실시 전, 불산 용액을 이용하여 전체 기판 표면을 세정한다.3D, the gate oxide film 32 and the gate conductive film 34 are sequentially deposited on the silicon substrate 20 on which the device isolation film 25 is formed. Then, a photosensitive film pattern (not shown) for forming a gate structure is formed on the gate conductive film 34, and the gate conductive film 34 and the gate oxide film 32 are sequentially formed using the photosensitive film pattern as an etching mask. It is etched to form a gate. At this time, the gate oxide layer is left in order to avoid plasma damage of the silicon substrate 20 during the gate formation, and thus, the thickness of the remaining oxide layer in the wafer varies depending on the position of the etching process. To avoid this, the entire substrate surface is cleaned with hydrofluoric acid solution before subsequent processing.
그 다음, 도 3e에 도시된 바와같이, 세정된 게이트 및 기판 상에 산화막(50)을 증착한다. 여기서, 산화막(50)은 바람직하게 CVD(Chemical Vapor Deposition) 산화막으로 증착한다. 이는 종래의 게이트 형성시, 그 보상을 위한 열산화막 형성과는 달리 증착공정을 실시함으로써 부피팽창에 따른 활성영역(a)과 소자분리막(25) 사이의 경계부분, 즉 호(moat)(30)에서의 산화응력에 대한 문제점을 방지할 수 있다. 이러한 산화막(50)은 후속 공정의 저에너지 이온 주입 공정인 샬로우 정션(shallow junction) 이온주입에서 원하는 깊이의 이온 주입이 가능하도록 50 ~ 200Å의 두께로 증착되며, 또한 상기 두께의 산화막(50)이 균일하게 증착될 수 있도록함과 동시에 트랜지스터 특성의 열화 방지를 위하여 760 ~ 790℃의 저온에서 증착 공정을 진행한다.Then, as shown in FIG. 3E, an oxide film 50 is deposited on the cleaned gate and substrate. Here, the oxide film 50 is preferably deposited by a CVD (chemical vapor deposition) oxide film. In the conventional gate formation, unlike the formation of a thermal oxide film for compensation, a deposition process is performed so that a boundary between the active region a and the device isolation layer 25 according to volume expansion, that is, a moat 30, is formed. The problem of the oxidative stress at can be prevented. The oxide film 50 is deposited to a thickness of 50 to 200 Å to enable ion implantation of a desired depth in shallow junction ion implantation, which is a low energy ion implantation process of a subsequent process, and the oxide film 50 having the thickness is deposited. The deposition process is performed at a low temperature of 760 to 790 ° C to allow uniform deposition and to prevent deterioration of transistor characteristics.
이어서, 도 3f에 도시된 바와같이, 상기 산화막(50)의 막질 특성 향상을 위하여 질소(N2) 가스 분위기에서 어닐링을 실시한다. 이때, 온도는 750 ~ 950℃의 범위로 하며, 어닐링 시간은 30분 ~ 2시간이 범위로 실시한다.Subsequently, as shown in FIG. 3F, annealing is performed in a nitrogen (N 2) gas atmosphere to improve the film quality of the oxide film 50. At this time, the temperature is in the range of 750 ~ 950 ℃, the annealing time is carried out in a range of 30 minutes to 2 hours.
도 4는 종래 기술과 본 발명에 의한 게이트 산화막 손상 보상 방법으로 진행했을 때의 접합 누설 전류 차이를 비교 도시한 것으로, 열산화막으로 게이트 산화막의 손상을 보상했을 경우(a)와 본 발명에서의 CVD 산화막으로 보상했을 경우(b)를 비교도시한 것이다.FIG. 4 shows a comparison of the junction leakage current difference when proceeding with the gate oxide film damage compensation method according to the prior art and the present invention. When the thermal oxide film is compensated for the damage of the gate oxide film (a) and the CVD in the present invention, FIG. Comparing (b) with the oxide film is shown.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
상술한 본 발명의 반도체 소자의 게이트 산화막 손상 보상 방법에 의하면, 게이트 형성시 게이트 산화막 및 플라즈마 데미지의 보상을 위한 열산화막 형성과는 달리, CVD 산화막(50)을 형성하기 위한 증착공정을 실시함으로써 부피팽창에 따른 활성영역(a)과 소자분리막(25) 사이의 경계부분, 즉 호(moat)(30)에서의 산화응력에 의한 누설전류 발생을 방지할 수 있다.According to the gate oxide film damage compensation method of the semiconductor device of the present invention described above, unlike the thermal oxide film formation for the compensation of the gate oxide film and plasma damage during the gate formation, by performing a deposition process for forming the CVD oxide film 50 by volume It is possible to prevent the occurrence of leakage current due to the oxidative stress in the boundary portion between the active region a and the device isolation layer 25 due to the expansion, that is, the moat 30.
또한, 질소(N2) 가스 분위기에서의 어닐링 공정을 통하여 산화막(50)의 막질을 향상할 수 있을 뿐만 아니라, 게이트용 도전막(34)과 게이트 산화막(32)의 측벽면의 플라즈마 손상을 치유하는 효과도 있다.In addition, the film quality of the oxide film 50 can be improved through an annealing process in a nitrogen (N2) gas atmosphere, and the plasma damage of the sidewall surfaces of the gate conductive film 34 and the gate oxide film 32 can be repaired. It also works.
이에따라, 고집적 소자의 타이트(tight)해지는 전기적 특성 스펙(spec.)을 만족시킬 수 있는 효과가 있다.Accordingly, there is an effect that can satisfy the tight electrical specifications (tec.) Of the highly integrated device.
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Cited By (1)
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|---|---|---|---|---|
| US8927372B2 (en) | 2012-05-09 | 2015-01-06 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
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2001
- 2001-06-28 KR KR1020010037731A patent/KR20030001871A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8927372B2 (en) | 2012-05-09 | 2015-01-06 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |