KR20030001740A - 반도체 소자의 구리배선 형성방법 - Google Patents

반도체 소자의 구리배선 형성방법 Download PDF

Info

Publication number
KR20030001740A
KR20030001740A KR1020010037092A KR20010037092A KR20030001740A KR 20030001740 A KR20030001740 A KR 20030001740A KR 1020010037092 A KR1020010037092 A KR 1020010037092A KR 20010037092 A KR20010037092 A KR 20010037092A KR 20030001740 A KR20030001740 A KR 20030001740A
Authority
KR
South Korea
Prior art keywords
copper
forming
film
wiring
trench
Prior art date
Application number
KR1020010037092A
Other languages
English (en)
Other versions
KR100386624B1 (ko
Inventor
이병주
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0037092A priority Critical patent/KR100386624B1/ko
Publication of KR20030001740A publication Critical patent/KR20030001740A/ko
Application granted granted Critical
Publication of KR100386624B1 publication Critical patent/KR100386624B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02071—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 듀얼 다마신 공정을 이용하여 구리배선을 형성하는 경우 구리배선의 균일성을 향상시켜 금속배선의 전기적 특성 및 배선신뢰성을 향상시키도록 한 반도체 소자의 구리배선 형성방법에 관한 것으로서, 반도체 기판상에 일정한 폭을 갖는 하부 금속배선을 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 하부 금속배선의 표면이 소정부분 노출되도록 듀얼 다마신 공정으로 상기 층간 절연막을 선택적으로 제거하여 비아홀 및 트랜치를 형성하는 단계와, 상기 비아홀 및 트랜치를 포함한 반도체 기판의 전면에 베리어 금속막 및 구리 박막을 차례로 형성하는 단계와, 상기 구리 박막의 단차 부분에 마스크층을 매립하는 단계와, 상기 층간 절연막의 표면을 앤드포인트로 상기 마스크층 및 구리 박막을 동시에 CMP하여 상기 비아홀 및 트랜치의 내부에 구리 플러그 및 구리배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 구리배선 형성방법{method for forming Cu line of semiconductor device}
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 금속배선의 전기적 특성 및 배선신뢰성을 향상시키는데 적당한 반도체 소자의 구리배선 형성방법에 관한 것이다.
일반적으로 반도체 소자의 금속배선으로 기존에 널리 사용되는 금속으로는 텅스텐(W)과 알루미늄 합금이다.
그러나 반도체 소자가 점점 고집적화됨에 따라 텅스텐과 알루미늄 합금은 비저항이 크고, 일렉트로 마이그레이션(Electro migration ; EM)이나 스트레스 마이그레이션(Stress Migration ; SM)으로 인해 신뢰성이 저하되기 때문에 비저항이 작으며 소자의 신뢰성이 우수한 구리가 강력한 금속배선 재료로 등장하였다.
여기서 EM은 금속배선내의 전류밀도가 증가하기 때문에 생기는 불량이다. 배선폭의 미세화에 의해서 소자의 고속 동작 때문에 배선내의 전류 밀도는 높아진다.
한편, SM은 배선에 잡아당기는 기계적 응력이 가해져 생기는 크리프 파괴 모드이다. 이 응력은 배선을 보호하기 위해 절연막과 금속 배선과의 열팽창계수의 차가 생성원인이 되고 있고, 배선폭의 미세화에 따라 크게되는 경향이 있다.
또한, 구리합금 배선은 순수한 구리배선에 비하여 비저항이 다소 크지만 배선의 신뢰성과 내식성이 매우 우수한 것으로 알려져 있다.
그리고 배선라인에 금속을 상감하는 듀얼 다마신(dual damascene) 은 후공정 라인 전반에 적용되는 배선공정으로, 구리에칭공정 효율화 계획이 실패로 끝나자 개발되었다.
구리 듀얼 다마신은 장비 측면에서 각기 다른 구조와 완전한 변화 등의 장벽에 부딪힌 이후 공정 친화성 및 비용 절감 효과 등이 검증되고 있다.
한편, 듀얼 다마신 공정은 깊이 4000~5000Å 근접 종횡비(aspect ratio) 6:1로 트랜치를 에칭하는 공정과, ECP(Electro Chemical Plating) 방식 구리배선공정및 CMP(Chemical Mechanical Polishing) 방식에 의한 구리 오버필(copper overfill) 제거공정 등으로 이루어진다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 구리배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 구리배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 금속막을 증착한 후 선택적으로 제거하여 하부 금속배선(12)을 형성하고, 상기 하부 금속배선(12)을 포함한 반도체 기판(11)의 전면에 층간 절연막(13)을 형성한다.
이어, 상기 하부 금속배선(12)의 표면이 소정부분 노출되도록 듀얼 다마신 공정에 의해 상기 층간 절연막(13)을 선택적으로 제거하여 트랜치(14) 및 비아홀(15)을 형성한다.
여기서 상기 듀얼 다마신 공정은 포토 및 식각 공정을 이용하여 트랜치(14)와 비아홀(15)을 각각 형성하는 기술이다.
즉, 비아홀(15)을 형성한 후 그 인접 영역을 선택적으로 제거하여 트랜치(14)를 형성하거나 트랜치(14)를 형성한 후 트랜치 폭보다 좁게 비아홀(15)을 형성하는 기술이다.
도 1b에 도시한 바와 같이, 상기 비아홀(15) 및 트랜치(14)를 포함한 반도체 기판(11)의 전면에 베리어 금속층(16)과 구리 박막(17)을 차례로 증착한다.
도 1c에 도시한 바와 같이, 상기 층간 절연막(13)의 상부 표면을 앤드 포인트로 하여 전면에 CMP 공정을 실시하여 상기 비아홀(15) 및 트랜치(14)의 내부에 구리 플러그(17a)와 구리 배선(17b)을 동시에 형성한다.
이어, 상기 구리 배선(17b)을 형성한 후 표면을 세정하고, 전면에 캡핑층(capping layer)(도시되지 않음)을 증착한다.
그러나 상기와 같은 종래의 반도체 소자의 구리배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 트랜치의 밀도 및 크기 차이에 의하여 구리 매립 공정에서 구리 박막의 표면에 단차가 발생하여 평탄화 공정 후에 구리배선의 두께가 불균일하게 형성됨으로서 구리배선의 전기적 특성과 배선 신뢰성을 열화시킨다.
즉, 트랜치의 폭이 작은 부분은 구리배선이 두껍게 형성되고 트랜치의 폭이 큰 부분은 얇아진다.
둘째, 구리 박막의 CMP 공정 중에 이로젼(erosion) 또는 디싱(dishing)의 발생빈도가 증가한다.
본 발명은 상기와 같은 종래와 같은 문제점을 해결하기 위해 안출한 것으로 듀얼 다마신 공정을 이용하여 구리배선을 형성하는 경우 구리배선의 균일성을 향상시켜 금속배선의 전기적 특성 및 배선신뢰성을 향상시키도록 한 반도체 소자의 구리배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 반도체 소자의 구리배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 구리배선 형성방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 하부 금속배선
23 : 층간 절연막 24 : 비아홀
25 : 트랜치 26 : 베리어 금속막
27 : 구리 박막 28 : 마스크층
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 구리배선형성방법은 반도체 기판상에 일정한 폭을 갖는 하부 금속배선을 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 하부 금속배선의 표면이 소정부분 노출되도록 듀얼 다마신 공정으로 상기 층간 절연막을 선택적으로 제거하여 비아홀 및 트랜치를 형성하는 단계와, 상기 비아홀 및 트랜치를 포함한 반도체 기판의 전면에 베리어 금속막 및 구리 박막을 차례로 형성하는 단계와, 상기 구리 박막의 단차 부분에 마스크층을 매립하는 단계와, 상기 층간 절연막의 표면을 앤드포인트로 상기 마스크층 및 구리 박막을 동시에 CMP하여 상기 비아홀 및 트랜치의 내부에 구리 플러그 및 구리배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 금속막을 증착한 후 선택적으로 제거하여 하부 금속배선(22)을 형성한다.
이어, 상기 하부 금속배선(22)을 포함한 반도체 기판(21)의 전면에 층간 절연막(23)을 형성하고, 상기 하부 금속배선(22)의 표면이 소정부분 노출되도록 듀얼 다마신 공정에 의해 상기 층간 절연막(23)을 선택적으로 제거하여 비아홀(24) 및 트랜치(25)를 형성한다.
여기서 상기 듀얼 다마신 공정은 포토 및 식각 공정을 이용하여 비아홀(24)과 트랜치(25)를 각각 형성하는 기술이다.
즉, 비아홀(24)을 형성한 후 그 인접 영역을 선택적으로 제거하여 트랜치(25)를 형성하거나 트랜치(25)를 형성한 후 트랜치(25) 폭보다 좁게 비아홀(24)을 형성한다.
한편, 상기 층간 절연막(23)은 실리콘 산화막, FSG(Silicon Oxy Fluoride ; SiOF), Low-k 절연막 등을 사용할 수 있다.
도 2b에 도시한 바와 같이, RF 스퍼터링 또는 수소환원 세정공정에 의하여 하부 금속배선(22)의 표면을 세정한 후, IMP(Ionized Metal Plasma) 스퍼터링 방법에 의하여 상기 트랜치(25) 및 비아홀(24)을 포함한 반도체 기판(21)의 전면에 탄탈륨(Ta) 또는 질화 탄탈륨(TaN) 등의 베리어 금속(barrier metal)막(26)을 100 ~ 800Å 두께로 증착한다.
여기서 IMP 스퍼터링 방법은 일반적인 스퍼터링 방법에 비하여 스텝커버리지를 크게 향상시킬 수 있는 방법이다.
이어, 상기 베리어 금속막(26)상에 전해도금법으로 구리 박막(27)을 500~2000Å 두께로 증착한다.
여기서 상기 구리 박막(27) 증착시 전해도금법을 이용할 경우 구리 씨드(seed)층을 베리어 금속막(26)의 상부에 IMP 스퍼터링 방법에 의하여 미리 증착하고, 전해액(황산구리(CuSO4)를 포함하는 수용액)내에서 구리 씨드층에 음극의 전해포텐셜을 인가하면 전해액 내의 구리 이온이 환원되어 구리 씨드층에 도금된다.
도 2c에 도시한 바와 같이, 상기 구리 박막(27)이 형성된 단차 부분(즉, 凹 부분)에 포토레지스트 또는 SOG 등의 마스크층(28)을 매립한다.
즉, 상기 구리 박막(27)의 전면에 마스크층(28)을 도포한 후, 전면에 평탄화 공정을 실시하여 단차 부분에 마스크층(28)만을 잔류시키어 매립하는 것이다.
도 2d에 도시한 바와 같이, 상기 층간 절연막(23)의 표면을 앤드 포인트로 하여 전면에 CMP 공정을 통해 상기 마스크층(28) 및 구리 박막(27) 그리고 베리어 금속막(26)을 선택적으로 연마하여 상기 트랜치(25) 및 비아홀(24)의 내부에 구리배선(27a) 및 구리 플러그(27b)를 동시에 형성한다.
도 2e에 도시한 바와 같이, 상기 구리배선(27a)을 포함한 반도체 기판(21)의 전면에 구리배선(27a)내의 구리 원자가 이후에 형성되는 상부 층간 절연막(도시되지 않음)으로 확산하는 것을 방지하기 위하여 캡핍층(예를 들면, SiN)(29)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 구리배선 형성방법은 다음과 같은 효과가 있다.
첫째, 구리박막을 증착한 후 구리박막의 단차부분에 마스크층을 매립하고 평탄화 공정을 실시하여 균일한 두께를 갖는 구리 배선을 형성함으로서 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
둘째, 구리 배선의 선폭 및 밀도에 따른 구리박막의 CMP 공정에 따른 비평탄화 부담을 줄일 수 있다.
셋째, 반도체 소자의 종류가 다르더라도 구리 매립 공정 및 구리 CMP 공정 조건을 단순화할 수 있어 생산효율성을 증가시킬 수 있다.
넷째, 구리 박막의 CMP 공정 중에 이로젼(erosion) 또는 디싱(dishing)의 발생빈도가 줄일 수 있다.

Claims (7)

  1. 반도체 기판상에 일정한 폭을 갖는 하부 금속배선을 형성하는 단계;
    상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계;
    상기 하부 금속배선의 표면이 소정부분 노출되도록 듀얼 다마신 공정으로 상기 층간 절연막을 선택적으로 제거하여 비아홀 및 트랜치를 형성하는 단계;
    상기 비아홀 및 트랜치를 포함한 반도체 기판의 전면에 베리어 금속막 및 구리 박막을 차례로 형성하는 단계;
    상기 구리 박막의 단차 부분에 마스크층을 매립하는 단계;
    상기 층간 절연막의 표면을 앤드포인트로 상기 마스크층 및 구리 박막을 동시에 CMP하여 상기 비아홀 및 트랜치의 내부에 구리 플러그 및 구리배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 베리어 금속막은 IMP 스퍼터링 방법으로 증착하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  3. 제 1 항에 있어서, 상기 구리 박막은 전해도금법으로 증착하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  4. 제 1 항에 있어서, 상기 마스크층은 포토레지스트 또는 SOG막을 전면에 증착한 후 평탄화시키어 형성함을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  5. 제 1 항에 있어서, 상기 베리어 금속막을 증착하기 전에 RF 스퍼터링 또는 수소 환원 세정 공정에 의하여 하부 배선의 표면을 세정하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  6. 제 1 항에 있어서, 상기 층간 절연막은 실리콘 산화막, FSG(Silicon Oxy Fluoride ; SiOF), Low-k 절연막 중에서 적어도 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 구리배선 형성방법.
  7. 제 1 항에 있어서, 상기 구리배선을 포함한 반도체 기판의 전면에 캡핑층을 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 구리배선 형성방법.
KR10-2001-0037092A 2001-06-27 2001-06-27 반도체 소자의 구리배선 형성방법 KR100386624B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0037092A KR100386624B1 (ko) 2001-06-27 2001-06-27 반도체 소자의 구리배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0037092A KR100386624B1 (ko) 2001-06-27 2001-06-27 반도체 소자의 구리배선 형성방법

Publications (2)

Publication Number Publication Date
KR20030001740A true KR20030001740A (ko) 2003-01-08
KR100386624B1 KR100386624B1 (ko) 2003-06-09

Family

ID=27711510

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0037092A KR100386624B1 (ko) 2001-06-27 2001-06-27 반도체 소자의 구리배선 형성방법

Country Status (1)

Country Link
KR (1) KR100386624B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620712B1 (ko) * 2004-12-24 2006-09-13 동부일렉트로닉스 주식회사 디싱 현상을 회복하는 방법
KR100687434B1 (ko) * 2005-12-26 2007-02-26 동부일렉트로닉스 주식회사 듀얼 다마신 공정을 이용한 금속 배선 형성 방법 및 이금속 배선을 갖는 반도체 소자
KR100708529B1 (ko) * 2005-12-14 2007-04-16 동부일렉트로닉스 주식회사 구리 배선 증착 방법 및 장치
KR100826784B1 (ko) * 2006-08-03 2008-04-30 동부일렉트로닉스 주식회사 반도체 장치의 금속 배선 형성 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620712B1 (ko) * 2004-12-24 2006-09-13 동부일렉트로닉스 주식회사 디싱 현상을 회복하는 방법
KR100708529B1 (ko) * 2005-12-14 2007-04-16 동부일렉트로닉스 주식회사 구리 배선 증착 방법 및 장치
KR100687434B1 (ko) * 2005-12-26 2007-02-26 동부일렉트로닉스 주식회사 듀얼 다마신 공정을 이용한 금속 배선 형성 방법 및 이금속 배선을 갖는 반도체 소자
KR100826784B1 (ko) * 2006-08-03 2008-04-30 동부일렉트로닉스 주식회사 반도체 장치의 금속 배선 형성 방법

Also Published As

Publication number Publication date
KR100386624B1 (ko) 2003-06-09

Similar Documents

Publication Publication Date Title
US6972254B1 (en) Manufacturing a conformal atomic liner layer in an integrated circuit interconnect
US6657304B1 (en) Conformal barrier liner in an integrated circuit interconnect
KR100340776B1 (ko) 칩 상호 접속부 및 패키징 기술을 위한 인터록 및 고성능다중층 구조를 위한 방법 및 구조물
CN112514049A (zh) 在完全对齐的通孔中进行通孔预填充
US6465867B1 (en) Amorphous and gradated barrier layer for integrated circuit interconnects
KR100301248B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100323875B1 (ko) 반도체 소자의 금속 배선 형성 방법
US6531780B1 (en) Via formation in integrated circuit interconnects
KR20050069520A (ko) 구리 배선 형성 방법
KR100386624B1 (ko) 반도체 소자의 구리배선 형성방법
US6583051B2 (en) Method of manufacturing an amorphized barrier layer for integrated circuit interconnects
US7541279B2 (en) Method for manufacturing semiconductor device
KR100563817B1 (ko) 반도체 소자의 구리 배선 형성 방법
US6498397B1 (en) Seed layer with annealed region for integrated circuit interconnects
US20020127849A1 (en) Method of manufacturing dual damascene structure
US6479898B1 (en) Dielectric treatment in integrated circuit interconnects
KR100421913B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100720402B1 (ko) 듀얼 다마센 공정을 이용한 금속 배선 형성 방법
KR20090024854A (ko) 반도체 소자의 금속배선 및 그 형성방법
KR100462762B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR100563785B1 (ko) 반도체 장치의 구리 배선 형성 방법
KR100431086B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR100451767B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100720400B1 (ko) 반도체 소자의 금속 배선 형성방법
KR20020089777A (ko) 반도체 소자의 구리배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee