KR200292413Y1 - 적층형 반도체 패키지 - Google Patents

Abstract

본 고안은 패키지 모듈을 구성하여 기판에 실장시, 패키지의 적층이 가능하도록 패키지의 구조를 개선하여 패키지 모듈의 메모리 용량을 증가시킬 수 있도록 한 것이다.

이를 위해, 반도체칩(1)과, 반도체칩(1)이 안착되는 인너리드부(2a)와 상기 인너리드부(2a)로부터 연장형성되며 몰딩시 외부로 노출되는 바텀리드부(2b)로 이루어진 복수개의 리드(2)와, 상기 반도체칩(1)의 본딩패드와 인너리드부(2a)를 연결하는 금속와이어(3)와, 상기 반도체칩(1)과 바텀리드부(2b)를 제외한 리드(2)와 금속와이어(3)를 감싸는 몰드바디(4)를 구비한 패키지에 있어서; 상기 몰드바디(4)의 각 바텀리드부(2b) 상부로 홀(5)이 형성되고, 상기 홀(5)을 통해 바텀리드부(2b)로부터 연장형성되는 톱리드부(2c)가 몰드바디(4) 상부로 노출되어, 상층을 이루는 패키지의 각 바텀리드부(2b)가 하층을 이루는 패키지의 각 톱리드부(2c)에 전기적으로 접속되도록 패키지를 적층함에 따라 동일면적의 기판(7)상에 실장되는 패키지 모듈의 메모리 용량을 증대시킬 수 있도록 한 것을 특징으로 하는 적층형 반도체 패키지가 제공된다.

Description

적층형 반도체 패키지

본 고안은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 패키지 모듈의 적층이 가능하도록 비·엘·피(bottom leaded package)의 구조를 개선하여 패키지 모듈의 메모리 용량을 증가시킬 수 있도록 한 것이다.

일반적으로, 경박단소화된 패키지의 일종인 비·엘·피는 반도체칩의 하부면 양측에 다수개의 리드가 고정부착되고, 그 리드와 칩의 패드는 금속와이어로 연결되며, 상기 리드의 하면이 외부로 노출되도록 에폭시로 몰드부가 형성된 구조이다.

종래의 비·엘·피 패키지를 도 1 내지 도 3을 참조하여 개략적으로 설명하면 다음과 같다.

종래의 노말 비·엘·피(normal bottom leaded package)는 도 1 내지 도 3에 나타낸 바와 같이, 반도체칩(1)과, 상기 반도체칩(1)이 안착되는 인너리드부(2a)와 몰드바디(4) 하부 양측으로 노출되는 바텀리드부(2b)로 이루어진 리드(2)와, 상기 리드(2)와 칩을 연결하는 금속와이어(3)와, 상기 반도체칩(1)과 리드(2) 및 와이어를 감싸는 몰드바디(4)로 이루어진다.

상기한 바와 같이 구성된 비·엘·피는 리드(2)의 인너리드부(2a) 상면에 반도체칩(1)을 고정부착하는 다이본딩을 실시하고, 상기 반도체칩(1)에 형성되어 있는 다수개의 칩패드와 상기 리드(2)의 일단부를 각각 금속와이어(3)로 연결하는 와이어 본딩을 실시하며, 상기 리드(2)의 바텀리드부(2b) 하면이 외부로 노출되도록 에폭시로 몰딩하여 몰드바디(4)를 형성하는 순서로 제조된다.

그러나, 이와 같은 종래의 비·엘·피는 패키지의 하면에만 바텀리드(2)가 노출되는 구조로 되어 있어 적층이 불가능하므로 인해, 한정된 면적의 인쇄회로기판(7) 상에서 보다 큰 용량의 메모리 모듈을 구성하기가 불가능하였다.

즉, 메모리 모듈의 구성시, 비·엘·피는 적층이 불가능하므로 한정된 면적의 인쇄회로기판(7)에 실장할 수 있는 단품의 수가 극히 제한된다.

이에 따라, 종래의 비·엘·피를 이용하여 메모리 모듈의 용량을 증대시키고자 하는 경우에는 반드시 보다 큰 면적의 인쇄회로기판(7)이 준비되어야만 하므로, 공간활용면에서 불리할 뿐만 아니라 경제성 측면에서 비용이 많이 들며, 동작 신뢰성이 저하되는 등 많은 문제점이 있었다.

즉, 보다 큰 면적의 인쇄회로기판(7)을 이용하여 비·엘·피를 실장하므로써 메모리 모듈의 용량은 증대시킬 수 있다고는 하나, 적층형 패키지를 이용하여 구성한 메모리 모듈에 비해 보다 큰 면적의 인쇄회로기판(7)이 필요하다.

따라서, 종래의 비·엘·피를 이용한 패키지 모듈의 경우 많은 공간을 차지하고 비용이 증가하며, 동작시 배선의 길이가 길어지고 부하(負荷)가 많이 걸려 노이즈와 시간지연이 발생하게 되는등 메모리 모듈의 성능을 저하시키는 문제점이 있었다.

본 고안은 상기한 제반 문제점을 해결하기 위한 것으로서, 패키지 모듈을 구성하여 기판에 실장시, 패키지의 적층이 가능하도록 패키지의 구조를 개선하여 패키지 모듈의 메모리 용량을 증가시킬 수 있도록 한 적층형 반도체 패키지를 제공하는데 그 목적이 있다.

도 1은 종래의 비·엘·피를 나타낸 정면도

도 2a는 도 1의 평면도

도 2b는 도 1의 저면도

도 3는 도 2a의 Ⅰ-Ⅰ선을 나타낸 종단면도로서, 기판에 실장했을 때의 상태도

도 4a 및 도 4b는 본 고안에 따른 패키지를 나타낸 사시도로서,

도 4a는 적층시 하부에 위치하는 패키지를 나타낸 사시도

도 4b는 적층시 상부에 위치하는 패키지를 나타낸 사시도

도 5a는 도 4a의 패키지를 나타낸 평면도

도 5b는 도 4a의 패키지를 나타낸 저면도

도 6a는 도 4b의 패키지를 나타낸 평면도

도 6b는 도 4b의 패키지를 나타낸 저면도

도 7은 본 고안의 반도체 패키지를 적층한 상태를 나타낸 사시도

도 8은 도 7의 Ⅱ-Ⅱ선을 나타낸 종단면도로서, 본 고안의 패키지를 적층하여 기판에 실장했을 때의 상태도

도 9는 도 7의 Ⅲ-Ⅲ선을 나타낸 종단면도로서, 본 고안의 패키지를 적층하여 기판에 실장했을 때의 상태도

도면의 주요부분에 대한 부호의 설명

1:반도체칩 2:리드

2a:인너리드부 2b:바텀리드부

2c:톱리드부 3:금속와이어

4:몰드바디 5:홀

6:RAS핀 7:기판

상기한 목적을 달성하기 위해, 본 고안은 반도체칩과, 반도체칩이 안착되는 인너리드부와 상기 인너리드부로부터 연장형성되며 몰딩시 외부로 노출되는 바텀리드부로 이루어진 복수개의 리드와, 상기 반도체칩의 본딩패드와 인너리드부를 연결하는 금속와이어와, 상기 반도체칩과 바텀리드부를 제외한 리드와 금속와이어를 감싸는 몰드바디를 구비한 패키지에 있어서; 상기 몰드바디의 각 바텀리드부 상부로 홀이 형성되고, 상기 홀을 통해 바텀리드부로부터 연장형성되는 톱리드부가 몰드바디 상부로 노출되어, 상층을 이루는 패키지의 각 바텀리드부가 하층을 이루는 패키지의 각 톱리드부에 전기적으로 접속되도록 패키지를 적층함에 따라 동일면적의 기판상에 실장되는 패키지 모듈의 메모리 용량을 증대시킬 수 있도록 한 것을 특징으로 하는 적층형 반도체 패키지가 제공된다.s

이하, 본 고안의 일실시예를 첨부도면 도 4a 내지 도 9를 참조하여 상세히 설명하면 다음과 같다.

도 4는 본 고안에 따른 패키지를 나타낸 사시도로서, 도 4a는 적층시 하부에 위치하는 패키지를 나타낸 사시도이고, 도 4b는 적층시 상부에 위치하는 패키지를 나타낸 사시도이다.

도 5a는 도 4a의 패키지를 나타낸 평면도이고, 도 5b는 도 4a의 패키지를 나타낸 저면도이며, 도 6a는 도 4b의 패키지를 나타낸 평면도이고, 도 6b는 도 4b의 패키지를 나타낸 저면도이다.

도 7은 본 고안의 반도체 패키지를 적층한 상태를 나타낸 사시도이고, 도 8은 도 7의 Ⅱ-Ⅱ선을 나타낸 종단면도로서, 본 고안의 패키지를 적층하여 기판에 실장했을 때의 상태도이며, 도 9는 도 7의 Ⅲ-Ⅲ선을 나타낸 종단면도로서, 본 고안의 패키지를 적층하여 기판에 실장했을 때의 상태도이다.

본 고안은 반도체칩(1)과, 반도체칩(1)이 안착되는 인너리드부(2a)와 상기 인너리드부(2a)로부터 연장형성되며 몰딩시 외부로 노출되는 바텀리드부(2b)로 이루어진 복수개의 리드(2)와, 상기 반도체칩(1)의 본딩패드와 인너리드부(2a)를 연결하는 금속와이어(3)와, 상기 반도체칩(1)과 바텀리드부(2b)를 제외한 리드(2)와 금속와이어(3)를 감싸는 몰드바디(4)를 구비한 패키지에 있어서, 상기 몰드바디(4)의 각 바텀리드부(2b) 상부로 홀(5)이 형성되고, 상기 홀(5)을 통해 바텀리드부(2b)로부터 연장형성되는 톱리드부(2c)가 몰드바디(4) 상부로 노출되도록 구성된다.

이 때, 상기 몰드바디(4)는 적층시 정렬이 보다 용이하도록 외측면이 수직면을 이루도록 형성된다.

또한, 상기 패키지의 각 바텀리드부(2b)는 몰드바디(4)의 저면 아래쪽으로 일정길이 만큼 돌출되도록 형성되며, 상기 패키지의 각 톱리드부(2c)는 몰드바디(4)의 상면중앙부에 비해 일정길이 만큼 함몰된 가장자리 영역에 노출되도록 형성된다.

이와 더불어, 상기 패키지중 상층에 위치하는 패키지는 핀중 RAS(Row Address Strobe)핀(6)이 하층에 위치하는 패키지의 RAS핀과 접촉하지 않도록 패키지 외부로 빠져나와 기판(7)에 직접연결되도록 구성된다.

이와 같이 구성된 본 고안 적층형 패키지 단품의 제조과정은 다음과 같다.

본 고안의 패키지 단품 제조시에는, 먼저, 반도체칩(1)을 인너리드(2) 선단면에 부착시키는 다이본딩 공정을 실시하고, 상기 반도체칩(1)의 본딩패드와 리드(2)의 인너리드부(2a)를 골드 아이어로 연결하는 와이어본딩을 실시하게 된다.

한편, 와이어 본딩이 완료된 후에는 반도체칩(1), 금속와이어(3), 리드(2)를 감싸도록 에폭시를 이용하여 몰딩하는 공정을 실시하여 단품 패키지를 완성한다.

이 때, 상기 패키지 몰딩시에는 트랜스퍼 몰딩(transfer molding)을 행하게 된다.

즉, 리드(2) 상부에 반도체칩(1)을 안착시켜 와어어 본딩을 행한 후, 몰딩수지를 이용하여 반도체칩(1)과, 와이어, 리드(2)를 몰딩하게 된다.

이 때, 상층에 위치하는 패키지의 경우에는 몰딩시 패키지의 몰드바디(4) 외측면으로 RAS핀(6)이 노출되도록 몰딩을 수행하게 된다.

한편, 이와 같이 구성된 본 고안 패키지의 패키지 모듈 구성을 위한 적층 과정 및 작용은 다음과 같다.

본 고안에 따라 제작된 하층 패키지 단품을 작업테이블(도시는 생략함)에 안착시킨 상태에서 상기 하층 패키지 상부에 상층 패키지 단품을 안착시킨다.

이 때, 상층을 이루게 되는 패키지의 바텀리드부(2b)와 하층을 이루게 되는 패키지의 톱리드(2)부는 서로 일치하도록 정렬되어야 함은 물론이다.

이와 같이 된 상태에서 상기 상층 패키지의 바텀리드부(2b)와 이에 맞닿은 하층 패키지의 톱리드(2)부를 솔더링하면, 상기 상층 패키지와 하층 패키지는 서로 결속될 뿐만 아니라 전기적으로도 서로 접속가능한 상태가 된다.

이 때, 도 9에 나타낸 바와 같이 상층의 패키지 바디 외측면으로 노출되는 RAS핀(6)은 외측면으로 노출됨과 함께 하부로 연장형성되어 있으므로 하층에 위치하는 패키지의 RAS핀(6)과의 접촉없이 인쇄회로기판(7)의 회로에 직접 연결된다.

이는 DRAM에 있어서 RAS핀(6)이 서로 접속될 경우, 두 칩이 동시에 동작하여 데이터간의 충돌이 일어날 수 있으므로 이를 방지하기 위함이다.

한편, 상기한 바와 같이하여 완성된 적층형 반도체 패키지는 기판(7)에 실장될 경우, 패키지 모듈의 메모리 용량을 증대시키는 역할을 하게 되며, 종래의 제품에 비해 배선의 길이가 짧아지고 노이즈가 감소하게 되므로 인해, 패키지 모듈의 동작신뢰성을 향상시킬 수 있게 된다.

이상에서와 같이, 본 고안은 패키지의 구조개선을 통해 패키지 모듈을 구성하여 기판(7)에 실장시, 패키지의 적층이 가능하도록 한 것이다.

따라서, 본 고안은 하층 패키지 위에 상층 패키지가 적층되므로써 동일 면적의 기판(7)상에 실장되는 반도체 패키지 모듈의 메모리 용량을 효과적으로 증가시킬 수 있게 된다.

또한, 본 고안은 인쇄회로기판(7)에 패키지 모듈을 실장시, 배선의 길이가 축소되고 노이즈가 감소하므로 메모리 모듈의 동작 신뢰성이 향상된다.

Claims (4)

1. 반도체칩과, 반도체칩이 안착되는 인너리드부와 상기 인너리드부로부터 연장형성되며 몰딩시 외부로 노출되는 바텀리드부로 이루어진 복수개의 리드와, 상기 반도체칩의 본딩패드와 인너리드부를 연결하는 금속와이어와, 상기 반도체칩과 바텀리드부를 제외한 리드와 금속와이어를 감싸는 몰드바디를 구비한 패키지에 있어서;

   상기 몰드바디의 각 바텀리드부 상부로 홀이 형성되고, 상기 홀을 통해 바텀리드부로부터 연장형성되는 톱리드부가 몰드바디 상부로 노출되어,

   상층을 이루는 패키지의 각 바텀리드부가 하층을 이루는 패키지의 각 톱리드부에 전기적으로 접속되도록 패키지를 적층함에 따라 동일면적의 기판상에 실장되는 패키지 모듈의 메모리 용량을 증대시킬 수 있도록 한 것을 특징으로 하는 적층형 반도체 패키지.
2. 제 1 항에 있어서,

   상기 몰드바디는 외측면이 수직면을 이루도록 형성되어, 패키지의 적층시 정렬이 보다 용이하게 이루어지도록 한 것을 특징으로 하는 적층형 반도체 패키지.
3. 제 1 항에 있어서,

   상기 패키지의 각 바텀리드부는 몰드바디의 저면 아래쪽으로 일정길이 만큼 돌출되도록 형성되며, 상기 패키지의 각 톱리드부는 몰드바디의 상면중앙부에 비해 일정길이 만큼 함몰된 상태로 선단부가 노출되도록 형성됨을 특징으로 하는 적층형 반도체 패키지.
4. 제 1 항에 있어서,

   상기 상층 패키지의 핀중 RAS(Row Address Strobe)핀은,

   하층 패키지의 RAS핀과 접촉하지 않도록 패키지 외부로 빠져나와 기판에 직접연결됨을 특징으로 하는 적층형 반도체 패키지.