KR20020091061A - 2중모드 프로세서 - Google Patents

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KR20020091061A
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캔델로어 브랜트
제이 스프런크 에릭
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제너럴 인스트루먼트 코포레이션
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Abstract

2중모드 프로세서(5)와 같은 다중모드 프로세서는 스위치(10)에 따라 적어도 제1 및 제2모드에서 동작한다. 모드가 활성화될 때, 프로세서와 각 메모리 사이에서 데이터 전송이 야기된다. 따라서, 메모리로부터의 명령이 프로세서에서 실행될 수 있고, 결과가 각 메모리에 저장될 수 있게 된다. 예컨대, 제1 및 제2메모리(14,54)는 각각 제1 및 제2모드(10,50)에 대해 제공될 수 있다. 메모리는 분리되고, 직접 또는 프로세서를 통해 메모리 사이에서 데이터 전송이 야기되는 것이 없게 된다. 제1모드(10)는 셋-톱 가입자 터미널에서 텔레비전 프로그래밍 서비스를 위해 조건적 억세스를 제공하는 것과 같은 보안 프로세싱 동작을 위한 보안모드일 수 있다. 제2모드(50)는, 예컨대 프로그램 가이드, 홈 서비스에서의 상점 등, 터미널에서 소정의 다른 응용을 제공하는 것과 같은 비보안모드일 수 있다. 1실시예에 있어서, 데이터버스가 프로세서와 각 메모리 사이에서 데이터의 시간-다중화 전송을 위해 제공된다. 다른 실시예에 있어서, 어드레스와 데이터 래치와 같은 개별 내부 레지스터와 외부 엘리먼트의 스위칭이 제공된다.

Description

2중모드 프로세서{DUAL-MODE PROCESSOR}
본 시장에 있어서는, 기능성을 부가하고 소비자 전자 제품의 비용을 감소시키도록 경제적 압력이 존재한다. 이는 특히 셋-톱 터미널과 같은 제품에 대해 사실이고, 또한 텔레비전에 의해 제공하기 위한 텔레비전 신호를 수신하여 디코드하는 IRD(Integrated Receiver-Decoder) 또는 가입자 터미널로서 언급된다. 신호는, 예컨대 위성을 거쳐, 케이블 플랜트를 통해, 또는 지상방송에 의해 전달될 수 있다.
전체 비용의 하나의 드라이버는 제품을 구성하는 구성요소의 수이다. 구성요소를 감소시키기 위한 하나의 방법은 하나의 IC에 2 이상의 집적회로에 의해 통상적으로 수행되는 기능을 통합시키는 것이다. 이는 내장된 프로세서를 갖춘 틀에 적합하다. 예컨대, 메모리와 중앙처리장치(CPU)의 양쪽을 갖춘 틀은 현재 유용하다.
더욱이, 기능성을 증가시키기 위한 다른 방법은 회로 엘리먼트의 더욱 효율적 이용을 통하는 것이다. 마이크로프로세서 실행의 항상 증가된 클럭 속도는 동일한 수의 구성요소에 의해 동일한 양의 시간에서 달성되어지는 프로세싱을 더욱 더 허용한다. 이는 더 많은 형상을 갖고서 소비자에 대해 더욱 반응을 일으킬 수 있도록 제품을 허용한다. 또한, 증가된 클럭속도는 다중 응용 처리에 대해 단일 프로세서를 허용한다.
다중 프로세서에서 실행되는 응용을 결합함으로써 단일 프로세서에서 실행될 수 있고, 개개의 회로의 기능성이 증가하며, 구성요소의 수가 절감된다. 그러나, 오퍼레이팅 시스템 때문에, 특히 내장된 프로세서 응용을 갖는 응용을 결합하는 것은 사소한 일이 아니고, 응용이 통합될 때 코드 구조, 인터럽트 타이밍 및, 프로세스 내부독립성이 종종 모두 변화된다. 결합된 기능성을 갖춘 내장된 코드는 통상적으로 완전하게 재설계 되어야만 한다.
개인용 컴퓨터에 있어서, 윈도우와 같은 복잡한 오퍼레이팅 시스템은 동시에 실행되는 통상적으로 비간섭인 다중 적용을 갖을 수 있다. 그러나, 개인용 컴퓨터 환경은 하드웨어 및 소프트웨어의 양쪽에서 많은 표준화를 갖는다. 프로그래머는 오퍼레이팅 시스템 서비스 루틴과 통상 하드웨어를 이용하기 위해 기대되는 응용을 기록할 수 있다. 그러나, 내장된 응용은 전형적으로 표준 오퍼레이팅 시스템이나 통상 하드웨어 플랫폼에 대한 양쪽으로부터 이익이 되지 않는다. 그러나, 개인용 컴퓨터의 잘 개발된 오퍼레이팅 시스템 환경에도 불구하고, 응용은 실패로 될 수 있고, 따라서 전체 시스템의 리부팅이나 리세팅을 필요로 하는 인스톨 또는 "단절(hang)"하도록 전체 시스템을 야기시킨다. 이는 또한 메모리에 다른응용을 중복기록하도록 조잡한 기록 프로그램 또는 "바이러스"와 같은 악의의 프로그램을 위해 가능하다. 이러한 바이러스 프로그램은 오퍼레이팅 시스템에 대해 유용한 소정의 메모리 관리 분할작업을 전형적으로 우회할 수 있다.
오퍼레이팅 시스템은 특권 시스템 정보를 중복기록하는 것으로부터 사용자 응용 모드에서 동작하는 프로그램을 보호하기 위한 보호 메카니즘을 개발하였다. 이러한 시스템은 사용자 모드에서 로그(rogue) 응용 실행에 의해 중복기록되는 것으로부터 메모리에서 실행되는 호스트 프로그램을 방지하기 위해 MMU(Memory Management Unit)로서 알려진 논리회로를 종종 이용한다. 이러한 시스템에 있어서, 동시에 응용 실행 사이에서는 보호가 없다. 또한, 전역 공간(global space)은 시스템 서비스 루틴의 불필요한 중복을 회피함과 더불어 공유 데이터와 인터럽트 핸들링을 이용하도록 모든 작업에 의해 공유된다. 또한, 스택과 같은 구조는 프로그램이 실행되는 어떠한 모드라 할지라도 억세스할 수 있다. 응용 코드는 저레벨 일반 목적의 몇몇과 호스트 프로그램이 이용되는 전용 레지스터에 억세스할 수 있다. 그리고, 이러한 응용 프로그램은 저장된 시스템 파일에 억세스할 수 있다.
따라서, 더욱 용이성을 갖는 다른 내장 응용을 결합함과 더불어 코드의 "재설계(re-design)"가 없는 방법을 제공하는 것이 바람직하다.
이는 서로로부터 방해없이 마이크로프로세서 시스템 상에서 실행되도록 프로그램의 독립적 세트를 허용하는 더욱 안전한 구조를 제공하는 것에 이점이 있다.
본 발명은 2중모드 프로세서와 같은 멀티-모드 프로세서를 갖춘 회로에 관한 것이다. 특히, 프로세서는 가입자 텔레비전 네트워크를 위한 디지털 터미널에서 보안 억세스 제어를 제공하기 위해 적절하다.
도 1은 본 발명에 따른 2중모드 프로세싱회로의 전체를 나타낸 도면,
도 2는 본 발명에 따른 버스먹싱회로를 갖춘 2중모드 프로세서를 나타낸 도면,
도 3은 본 발명에 따른 외부 구성요소를 개별적으로 제어하기 위한 스위칭을 구비하는 2중모드 프로세서를 나타낸 도면,
도 4는 본 발명에 따른 2중모드 프로세서의 제1 및 제2모드를 선택하기 위한 스위치를 나타낸 도면이다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 본 발명에 따른 시스템은 보안 및 비보안 프로세싱 모드를 갖는 2중모드 프로세서를 제공함에 그 목적이 있다.
또한, 시스템은 텔레비전 네트워크의 가입자 터미널에서 실행할 수 있게 된다.
또한, 본 발명은 상기 및 다른 이점을 갖춘 시스템을 제공한다.
2중모드 프로세서와 같은 다중모드 프로세싱 회로는 스위치에 따른 적어도 제1 및 제2모드에서 동작한다. 모드가 활성화될 경우, 프로세서와 각 메모리 사이에서의 데이터 전송이 야기된다. 따라서, 메모리로부터의 명령이 프로세서에서 실행되고, 결과가 각 메모리에 저장될 수 있다. 예컨대, 제1 및 제2메모리는 각각 제1 및 제2모드를 위해 제공될 수 있다. 메모리는 분리되어, 직접 또는 프로세서를 통한 메모리 사이에서의 데이터 전송이 야기될 수 없게 된다.
제1모드는 셋-톱 가입자 터미널에서 텔레비전 프로그래밍 서비스를 위한 조건적 억세스와 같은 보안 프로세싱 오퍼레이션을 위한 보안 모드일 수 있다. 제2모드는, 예컨대 프로그램 가이드, 홈서비스에서의 상점등, 터미널에서 소정의 다른 응용을 제공하기 위한 것과 같은 비보안 모드일 수 있다.
1실시예에 있어서, 데이터 버스가 프로세서와 각 메모리들 사이에서 데이터의 시간 다중화 전송을 위해 제공된다. 다른 실시예에 있어서, 어드레스와 데이터 래치와 같은 개개의 내부 레지스터와 외부 엘리먼트의 스위칭이 제공된다.
프로세서는 클럭 사이클의 고정비율, 프로세서에서 실행된 명령의 고정 비율및, 모드의 각 우선순위를 포함하는 다른 구조를 기초로 하는 모드 사이에서 스위치될 수 있다.
더욱이, 제1 및 제2모드는 각각 다른 오퍼레이팅 시스템을 갖을 수 있다.
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
본 발명은 2중모드 프로세서와 같은 다중모드 프로세서에 관한 것이다.
도 1은 본 발명에 따른 2중모드 프로세서의 전체를 나타낸 도면이다.
예시된 실시예에 있어서, 2중모드 프로세서(5)는 보안시스템(10)의 부분과 비보안 시스템(50)의 부분을 포함한다. 보안시스템(10)은 레지스터(12)와, RAM(14), CPU(16), ROM(18) 및, 프로그램 제어기능부(20)를 포함한다. RAM(14)은, 예컨대 셋-톱 터미널에서 조건적 억세스를 제공하기 위해 보안코드 및 암호화 키를 저정할 수 있다. 비보안 시스템(50)은 레지스터(52) 및 RAM(54)을 포함한다.
프로세서(5)는 기능 사이에서 절대적 분리를 갖는 2가지 기능(예컨대, 보안 및 비보안)을 제공한다. 즉, 각 시스템(10,50)은 그 자체의 RAM(14,54)을 갖추고, 비보안 시스템(50)의 단일 비트가 아닌 비트가 RAM(14)으로 지나간다. 따라서, 직접 또는 CPU(16)를 통해 비보안 시스템(50)에 의해 데이터가 그로부터 검색되거어지거나, 또는 그에 대해 제공될 수 없으므로, 보안시스템(10)의 RAM(14)의 데이터는 보안성을 유지한 채로 남겨진다.
하드웨어 시간 슬라이서(70)는 보안시스템(10)의 RAM(14)으로부터 데이터를 처리하기 위한 CPU(16)에서 시간을 반으로 할당하고, 비보안 시스템(50)의 RAM(54)으로부터 데이터에 대한 시간의 다른 반을 할당함으로써 50% 듀티 사이클을 제공할 수 있는 스위칭수단이다. 50% 듀티 사이클에 따르면, 50MHz 프로세서는 2개의 25MHz 프로세서와 같다. 교환자(commutator)가 양자택일적으로 사용될 수 있음에 주목해야 한다.
더욱이, 각 시스템(10,50)은 다른 오퍼레이팅 시스템을 갖을 수 있다.
도 2는 본 발명에 따른 버스먹싱회로(bus muxing circuit)를 갖는 2중모드 프로세서를 나타낸 도면이다.
번호가 부여된 엘리먼트는 도면에서 서로 대응한다.
2중모드 프로세서(100)는 내부데이터버스(105)와, 명령 큐(110; instruction queue), 명령 디코더 및 머쉰 사이클 인코더(115) 및, 프로그램 모드 데이터버스, 홀드, 인터럽트, 대기, 기록 동기, 제어클럭 및, 다른 제어 기능을 포함하는 타이밍 및 논리제어 기능부(120)를 포함한다.
또한, 데이터 버퍼(125)와, 프로그램 모드 선택기(130), 인터럽트 제어부(135) 및, 모드 타이밍 기능부(140)가 제공된다. 도시한 바와 같이, 본 발명은 소정의 문맥 레지스터를 2중으로 하고 있고, 따라서 프로세서의 리세트가 동작의 2개의 독립 모드에서 이용될 수 있다. 프로그램 모드 선택기(130)는 모드 사이의 스위칭을 허용한다.
레지스터 뱅크 멀티플렉서(150)는 레지스터의 2개의 뱅크를 포함한다. 2중모드 프로세서(100)의 제1모드(모드 "A")를 위한 레지스터 뱅크는 일반 목적 레지스터(160)와, 인덱스 레지스터(162), 스택 포인터/리턴 어드레스 레지스터(164), 프로그램 카운터(166), 메모리 관리 레지스터(168), 캐시 콘트롤러 레지스터(170) 및, 인터럽트 콘트롤 레지스터(172)를 포함한다.
마찬가지로, 2중모드 프로세서(100)의 제2모드(모드 "B")를 위한 레지스터 뱅크는 일반 목적 레지스터(180)와, 인덱스 레지스터(182), 스택 포인터/리턴 어드레스 레지스터(184), 프로그램 카운터(186), 메모리 관리 레지스터(188), 캐시 콘트롤러 레지스터(190) 및, 인터럽트 콘트롤 레지스터(192)를 포함한다.
또한, 어드레스 버퍼(194)와, 제1모드에 이용하기 위한 메모리 뱅크 A(197)와 제2모드에서 이용하기 위한 메모리 뱅크 B(198)를 갖춘 메모리 뱅크 멀티플렉서(195)가 제공된다.
이러한 버스먹싱 실시예에 있어서, 데이터가 각 모드 동안 버스(105)상에서 전송되어지기 위해 시간 다중화 된다.
도 3은 본 발명에 따른 외부 구성요소를 제어하는 2중모드 프로세서를 나타낸 도면이다. 도 3은 2중모드 프로세서가 제공되는 ASIC(Application-Specific Integrated Circuit)와 같은 IC에 대해 내부 및 외부적으로 모드 A/B 스위칭을 이용하는 예를 나타낸다. 어드레스 공간은 모드 A/B를 이용하여 분할되어질 수 있다. 도 2의 실시예에 있어서는 버스먹싱회로가 이용된 것에 반하여, 여기에서는 각 개개의 내부 레지스터가 스위치된다.
참조부호 300으로 도시된 회로는 2중모드 프로세서(305)와, 다수의 외부 구성요소를 포함하고, 다수의 외부 구성요소는 어드레스 래치 A(350) 및 어드레스 래치 B(352)와, 데이터 래치 A(354) 및 데이터 래치 B(356)를 포함한다. 프로세서 모드 A는 실시예 포트 1(358), ---, 포트 N(362)를 갖추고, 프로세서 모드 B는 실시예 포트 1(360), ---, 포트 N(364)를 갖춘다. 메모리 A(197) 및 메모리 B(198)가 또한 제공된다.
2중모드 프로세서(305)는 명령 디코드 및 머쉰 사이클 인코더(115)와, 모드 A/B 타이머 스위처(310; 도 4에서 스위치의 상세 참고), 어드레스 제너레이터(315,317), 명령 파이프라인(320,322), 데이터 버퍼(325,327), 레지스터(160,180), 캐시(170,190) 및, MMU(168,188; Memory Management Units)를 포함한다. MMU(168,188)는 가상-물리적 어드레스 변환(virtual-to-physical address translation)을 제공한다.
메모리의 데이터 및 명령 부분은 정의되어진다. 더욱이, 사용자 모드에서 응용에 대한 다양한 메모리 블록에 대해 억세스를 선택적으로 승인하도록 특권 사용자를 허용하는 제어 레지스터가 있을 수 있다.
경로(380)는 모드가 현재 실행중인 것을 나타내도록 모드 A/B 타이머 스위처(310)에 의해 제공되는 모드 A/B 선택신호를 운반한다.
어드레스 제너레이터(315,317)는 각각 메모리(197,198)에서 독출/기록 동작을 위한 어드레스를 래치하는 각 어드레스 래치(350,352)에 메모리 어드레스를 제공한다.
데이터 버퍼(325,327)는 데이터 래치(354,365) 및 포트(358,360, ---, 362,364)에 대해 데이터를 전송하고 수신한다.
본 발명은 완전한 독립성과 그들 사이에서 100% 분리를 갖춘 단일 마이크로프로세서에 의해 실행되어지는 프로그램의 2개 이상의 다른 세트를 허용한다. 이러한 논의에 대해, 각각 프로그램 "A" 및 "B"의 독립 세트를 정의하고, 개념은 프로그램의 부가 독립 세트에 대해 용이하게 확장될 수 있다. 하나의 세트로부터의 프로그램은 다른 세트로부터의 프로그램을 억세스할 수 없을 뿐만 아니라 다른 세트로부터의 프로그램의 실행에 영향을 미치지 않게 된다. 각 프로그램의 세트는 동시적으로 다양한 응용 프로그램 실행을 갖는 그 자신의 오퍼레이팅 시스템을 갖추도록 고려될 수 있다. 오퍼레이팅 시스템과 하나의 세트로부터의 응용 프로그램은 다른 세트와 인터페이스 될 수 없다.
더욱이, 다른 프로그램을 독출하거나 다른 세트에서 다른 프로그램 실행의 소정의 상세를 배우는 것은 악의가 있는 기록임에도 불구하고, 오퍼레이팅 시스템 프로그램 또는 하나의 세트의 응용 프로그램 어느 하나가 불가능하다.
명령 디코드 및 머쉰 사이클 인코더회로(115)와 같은 프로그램 A 및 B 공유 기능성 하드웨어를 갖추는 것에 의해, 타이밍 및 논리제어 기능부(120)에 따르면, 더욱 효율적 이용이 VLSI칩과 같은 IC칩의 영역을 만든다. 특히, 세트 A 프로그램 작업의 동작과 세트 B 프로그램을 결합하여 시스템으로부터 전체 마이크로프로세서를 생략하는 것에 의해 중요한 비용 절감이 전체 부품 수를 감소시킴으로써 실현될 수 있게 된다.
발명은 프로그램의 원래의 세트의 양쪽에 대해 적거나 변화가 없는 단일 프로세서상에서 함께 작업하도록 분리 프로세서상에서 이전에 실행된 프로그램의 2개(또는 그 이상)의 세트를 허용한다. 이는 코드 개발 시간과 비용에 있어서 중요한 절감을 초래한다. 더욱이, 양 프로그램이 결합된 기능성을 갖춘 하나의 더 큰 프로그램을 형성하도록 결합됨에도 불구하고, 이 프로그램이 동일한 형태의 프로세서 이외에서 실행되고, 새로운 더 큰 프로그램이 아직 완전히 점검 및 디버그되어질 필요가 있다. 본 발명은 이전과 같이 존재하도록 2개의 더 작은 프로그램을 허용함으로써 이러한 문제를 회피한다.
하나의 가능한 실시예에 있어서, 프로그램의 하나의 세트는 셋-톱 박스에서 억세스 제어 기능을 수행하는 암호화 경로를 실행하는 "보안 코드(secure code)"를 고려할 수 있다. 이러한 프로그램의 세트는 프로그램의 다른 "비보안(non-secure)" 세트에서 실행되는 프로그램과 충돌하지 않는다. 셋-톱 박스에 있어서, 이는 메인 마이크로프로세서가 하나의 장치내에 결합되어지는 것을 허용한다.
"보안" 프로세서에서 실행되는 알고리즘에 대해 언급되는 "억세스 제어"는디코더가 특정 프로그램을 보도록 인증되었는지의 여부를 결정하도록 이용된다. 프로그램이 주어지게 되는데, 예약을 필요로 하거나, 이용자가 구입할 필요가 있다.
도 4는 본 발명에 따른 2중모드 프로세서의 모드 A 또는 B를 선택하기 위한 스위치를 나타낸 도면이다.
스위치(400)는 네가티브 엣지-트리거드 D-형 플립플롭이다. 플립플롭(405)은 라인(410)을 통해 마스터 클럭신호를 받고, 라인(420)에서 모드 A 선택신호, 또는 라인(430)에서 모드 B 선택신호를 출력한다. 마스터 클럭신호는 라인(440)을 통해 다른 목적을 위해 이용될 수 있다.
프로세서는 프로그램의 다른 세트를 실행하도록 프로그램의 하나의 세트의 실행 사이에서 스위칭하기 위한 스위치수단을 필요로 한다. 시간은 응용의 세트 사이에서 스위칭하기 위한 수단이 될 수 있다. 다음은 몇몇 옵션이다.
1. 클럭 사이클의 고정 비율. 50-50%로 설정되면, 모든 다른 클럭 사이클은 세트 A(모드 A)에 대해 이용되고, 세트 B(모드 B)에 대한 모든 다른 클럭 사이클이 프로그램된다. 80-20%로 세트되면, 세트 A는 4클럭 사이클에 대해 실행되고, 세트 B는 1클럭 사이클에 대해 실행된다.
2. 열에서의 클럭 사이클의 고정 수. 50-50%로 설정되면, 세트 A는 열에서 10클럭 사이클을 얻고, 세트 B는 열에서 10클럭 사이클을 얻는다. 80-20%로 설정되면, 세트 A는 열에서 16클럭 사이클을 얻고, 세트 B는 열에서 4클럭 사이클을 얻는다.
3. 실행된 명령의 고정 비율. 50-50%로 설정되면, 세트 A 및 세트 B는 모든 다른 실행된 명령을 얻는다. 80-20%로 설정되면, 세트 A는 4개의 명령을 얻고, 세트 B는 1개의 명령을 얻는다.
4. 열에서의 명령의 고정 수. 50-50%로 설정되면, 세트 A는 열에서 10개의 명령을 실행하고, 세트 B는 열에서 10개의 명령을 실행한다. 80-20%로 설정되면, 세트 A는 열에서 16개의 명령을 실행하고, 세트 B는 열에서 4개의 명령을 실행한다.
5. 다이나믹 클럭 또는 명령 할당이 가능한 한편 최소 클럭 또는 명령 실행을 보증한다. 다른 프로세스에 대해 클럭 또는 명령의 소정 수를 포기하도록 하위 우선도 경로를 실행하는 프로세스에 대해 가능하다. 상위-우선도 프로세스가 호출, 예컨대 인터럽트될 경우, 프리-엠프티드(pre-empted) 프로세스는 포기된 클럭 또는 명령 사이클을 되돌아가게 할 수 있다.
다음의 조건적 실행이 또한 계획되어진다.
1. 세트 A와 세트 B 회로는 동시에 시간이 측정되어질 수 있다. 클럭 및 명령 사이클 보증은 어느 공유 리소스에 대한 억세스를 얻기 위한 것이다. 상기한 각본에 있어서, 공유 리소스는 명령 디코더 및 머쉰 사이클 인코더(115)와, 타이밍 및 논리제어 기능부(120)이다. 이는 엄격한 클럭 및 명령 할당 구조를 따른다.
2. 메모리 공간은 세트 A 및 세트 B 프로그램 사이에서 완전하게 분리될 수 있다.
3. 요구는 최소 시간이 결코 위배되지 않을 수 있는 CPU에 둘 수 있다. 이는 하드웨어의 부가적인 중복을 필요로 한다. 또는, 이는 프로그램의 다른 세트에 대한 다음 명령의 우선도를 주는 긴 명령의 완성을 간단히 허용할 수 있다.
발명의 중요성은 그 메모리에서 실행되고 있는 마이크로프로세서 시스템의 어떠한 문맥이나 상태를 취급하는 소정 데이터가 마이크로프로세서 시스템에서 실행되는 프로그램의 각 독립 세트에 대해 중복되어야만 한다는 것이다.
본 발명의 프로세서는 다음의 구조를 갖추고, 이는 메모리를 제공하고 따라서 시스템에 대한 문맥을 제공하는 바; 스택 포인터/리턴 어드레스 레지스터(164,168), 일반 목적 레지스터(160,180), 프로그램 카운터(166,186), CPU 상태 레지스터, 메모리 관리 레지스터(168,188), 캐시 콘트롤러 레지스터(170,190), 다양한 I/O 레지스터 및, 인터럽트 콘트롤러를 구비한다. 더욱이, 시스템의 내부 및 외부 RAM 및 ROM은 스위치되어진다. 이는 메모리의 뱅크를 스위칭하는 것과 개념적으로 유사하다. 어드레스의 최상위비트가 프로그램의 세트가 실행되는 모드의 기능이면(A 또는 B), 이때 하이(high)일 경우, 상위 메모리뱅크(197)는 프로그램 A의 세트에 대해 이용될 수 있고, 로우(low)일 경우, 하위 메모리뱅크(198)는 프로그램 B의 세트에 대해 이용될 수 있다.
마이크로프로세서 시스템이 내부 캐시를 갖으면, 이러한 메모리가 CPU에 의해 이산적으로 독출될 수 있는가의 여부에 따라 이러한 구조를 중복하도록 요구될 수도 요구될 수 없을 수도 있다. 소정의 캐시 제어 레지스터는 중복되어질 필요가 있다. 각 프로그램의 세트가 다른 메모리 공간에서 동작하기 때문에, 캐시 구조의 더욱 효율적 이용은 그를 중복시킴으로써 달성될 수 있다. 2세트의 독립 프로그램이 실행되므로, 더 높은 캐시 히트율(hit rate)은 중복 캐시에 따라 달성된다.
각 프로그램 세트는 자신의 부트 프로그램을 갖는다. 부트 프로그램은 파라메터를 세트할 수 있고, 예컨대 파라메터는 코드의 어느 블록이 하위 우선도인지, 어느 것이 상위 우선도인지를 식별하고, 클럭 사이클의 완전 할당된 번호를 요구하게 된다.
발명은 억세스 제어 및 암호화를 처리하도록 분리 프로세서에 대한 필요를 생략한 텔레비전 셋-톱 터미널(예컨대, 디코더)에 유용하다. 디코더를 실행하는데 이용되는 프로세서는 2중모드 특징을 이용하여 이러한 기능을 잘 실행할 수 있다.
발명의 조건적 이용에 있어서, 몇몇의 알려지지 않은 코드를 시험하는 것이 가능하다. 예컨대, 인터넷은 많은 작은 자바 응용 경로나 알려지지 않은 품질의 "애플릿(applets)" 그리고 다양한 웹 사이트로부터 다운로드되어지는 출처를 허용한다. 본 발명의 2중-프로세서 시스템(예컨대, 웹-응용 셋-톱 박스에서 실행되어지는 것으로)은 보호를 제공하는 한편 이러한 코드를 실행할 수 있다. 이는 서로의 간섭으로부터 응용을 지키는 방법일 수 있다.
다른 조건에 있어서, 발명은 방화벽의 형태를 실행하는, 예컨대 데이터 프로세싱 공간을 분리하는데 이용될 수 있다.
다른 조건에 있어서, 발명은 결함 허용 능력이 있는 컴퓨터를 실행하는, 예컨대 1차 프로세서 충돌일 경우 고장(충돌)을 일으키지 않는 개인용 컴퓨터 시스템에서 이용할 수 있다.
따라서, 본 발명은 2중 또는 다른 다중-모드 프로세서를 제공하는 것을 알 수 있다. 프로세서는 명령을 실행하기 위한 그 시간 할당에 의한 다른 프로세스 사이에서 시간-공유된다. 특정 실시예에 있어서, 프로세서는 데이터를 저장하고, 그로부터 데이터를 검색하며, 메모리를 분리하는 보안 및 비보안 시스템을 포함한다. 프로세서는, 예컨대 텔레비전 프로그래밍 서비스에 대한 조건적 억세스를 제공하는데 이용될 수 있다.
한편, 본 발명은 상기한 실시예에 한정되는 것은 아니고, 발명의 요지를 이탈하지 않는 범위내에서 다양하게 변형하여 실시할 수 있음은 물론이다.
예컨대, 발명은 케이블 또는 위성 텔레비전 광대역 통신 네트워크, LAN(Local Area Networks), MAN(Metropolitan Area Networks), WAN(Wide Area Networks), 인터넷, 인트라넷 및, 인터넷, 또는 그 조합을 포함하는 실질적으로 네트워크의 소정 형태와 함께 이용하기 위해 적절하다.
더욱이, 알려진 컴퓨터 하드웨어, 펌웨어 및/또는 소프트웨어 기술은 발명을 수행하는데 이용될 수 있다.

Claims (17)

  1. 적어도 제1 및 제2모드에서 동작하는 프로세서와;
    적어도 제1 및 제2모드 사이에서 프로세서를 스위칭하기 위한 타이밍수단;
    제1모드 동안 프로세서에 대해 데이터를 제공하고, 프로세서로부터 데이터를 수신하기 위한 제1메모리;
    제2모드 동안 프로세서에 대해 데이터를 제공하고, 프로세서로부터 데이터를 수신하기 위한 상기 제1메모리로부터 분리되는 제2메모리 및;
    프로세서와 제1메모리 사이 및, 프로세서와 제2메모리 사이에서 데이터의 전송을 관리하기 위해 상기 타이밍수단에 응답하는 수단을 구비하여 구성된 것을 특징으로 하는 다중모드 프로세싱회로.
  2. 제1항에 있어서, 제1모드가 보안 프로세싱 동작을 위한 보안모드이고, 제2모드가 비보안 프로세싱 동작을 위한 비보안모드이며;
    상기 관리수단이 제2메모리로부터 제1메모리로, 또는 제1메모리로부터 제2메모리로 데이터의 전송을 방지하는 것을 특징으로 하는 다중모드 프로세싱회로.
  3. 제2항에 있어서, 보안 프로세싱 동작이 텔레비전 프로그래밍 서비스를 위한 조건적 억세스를 제공하는 것을 구비하여 구성된 것을 특징으로 하는 다중모드 프로세싱회로.
  4. 청구항 제3항의 회로를 구비하여 구성된 것을 특징으로 하는 텔레비전 셋-톱 터미널.
  5. 제1항에 있어서, 상기 관리수단이 프로세서와 제1메모리 사이 및, 프로세서와 제2메모리 사이에서 데이터의 시간-다중화 전송을 위한 데이터버스를 구비하여 구성된 것을 특징으로 하는 다중모드 프로세싱회로.
  6. 제5항에 있어서, 프로세서와 데이터버스가 집적회로(IC)에 제공되는 것을 특징으로 하는 다중모드 프로세싱회로.
  7. 제1항에 있어서, 상기 관리수단이 프로세서와 제1메모리 사이 및, 프로세서와 제2메모리 사이에서 데이터를 전송하도록 상기 스위칭에 응답하여 활성화되는 제1 및 제2레지스터를 구비하여 구성된 것을 특징으로 하는 다중모드 프로세싱회로.
  8. 제7항에 있어서, 상기 프로세서와 제1 및 제2레지스터가 집적회로(IC)에 제공되는 것을 특징으로 하는 다중모드 프로세싱회로.
  9. 제8항에 있어서, 상기 제1 및 제2메모리가 상기 IC에 대해 외부에 위치하고;
    상기 관리수단이 상기 IC에 대해 외부에 위치하고, 프로세서와 제1메모리 사이 및, 프로세서와 제2메모리 사이에서 데이터를 전송하도록 상기 스위칭에 응답하여 활성화되는 제1 및 제2레지스터를 구비하여 구성된 것을 특징으로 하는 다중모드 프로세싱회로.
  10. 제1항에 있어서, 상기 타이밍수단이 클럭 사이클의 고정 비율에 따라 적어도 제1 및 제2모드 사이에서 프로세서를 스위치하는 것을 특징으로 하는 다중모드 프로세싱회로.
  11. 제1항에 있어서, 상기 타이밍수단이 프로세서에서 실행된 명령의 고정 비율에 따라 적어도 제1 및 제2모드 사이에서 프로세서를 스위치하는 것을 특징으로 하는 다중모드 프로세싱회로.
  12. 제1항에 있어서, 상기 타이밍수단이 적어도 제1 및 제2모드의 각 우선도에 따라 적어도 제1 및 제2모드 사이에서 프로세서를 스위치하는 것을 특징으로 하는 다중모드 프로세싱회로.
  13. 제1항에 있어서, 제1 및 제2모드가 다른 각 오퍼레이팅 시스템을 갖는 것을 특징으로 하는 다중모드 프로세싱회로.
  14. 제1항에 있어서, 제1 및 제2응용이 각각 상기 제1 및 제2모드에서 실행하기 위한 각각 제1 및 제2메모리에 응답하는 것을 특징으로 하는 다중모드 프로세싱회로.
  15. 제14항에 있어서, 상기 제1 및 제2응용이 다른 것을 특징으로 하는 다중모드 프로세싱회로.
  16. 제1항에 있어서, 서로로부터 독립인 프로그램의 제1 및 제2세트가 각각 상기 제1 및 제2모드에서 실행하기 위해 각각 제1 및 제2메모리에 응답하는 것을 특징으로 하는 다중모드 프로세싱회로.
  17. 제1항에 있어서, 상기 관리수단이 상기 제1 및 제2메모리 사이에서 전송되어지는 소정 데이터를 방지하는 것을 특징으로 하는 다중모드 프로세싱회로.
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