RU1839253C - Устройство дл сопр жени процессора с внешними устройствами - Google Patents

Abstract

Изобретение относитс  к вычислительной технике . Целью изобретени   вл етс  повышение 2 быстродействи  Устройство содержит пам ть микропрограмм , регистр микрокоманд регистр адреса, регистр команд блок приемопередатчиков, мультиплексор , триггер условий, блок регистров, счетчик команд тактовый генератор, формирователь запроса , блок управлени  выборкой кода. Новым  вл етс  введение блока формировани  начальных адресов , блока загрузки, регистра, блока дешифрации прерываний, причем последний содержит регистр запросов, шифратор, п ть элементов И - НЕ. регистр маски, три триггера, формирователь импульса и передатчик. 1 злф-пы, 3 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при создании персональных компьютеров дл  обеспечени  обмена данными между внутренними шинами процессоров и системной шиной ЭВМ.

Известно устройство дл  обмена данными , вход щее в состав персональной ЭВМ, содержащее арифметико-логическое устройство (АЛУ), регистр микрокоманд, микропрограммную пам ть, блок регистров , мультиплексор (патент США № 4680701, кл. G Об F 13/00, 1987).

Известно также устройство обмена данными , содержащее оперативную пам ть, пам ть микропрограмм, регистр команд, дешифратор команд, регистр адреса, регистр состо ни , устройство управлени  вводом- выводом (патент США № 4777590, кл. G 06 F 15/02, 1986).

Недостатком известных аналогов  вл етс  невысокое быстродействие.

Наиболее близким к изобретению по технической сущности  вл етс  устройство, содержащее пам ть микропрограмм, регистр микрокоманд, регистр адреса, регистр команд, блок приемопередатчиков, мультиплексор и триггер условий, блок регистров , счетчик команд, тактовый генератор , формирователь запроса и блок управлени  выборкой кода, причем выход регистра адреса соединен с адресным входом блока пам ти микропрограмм, выход которого соединен с информационным входом регистра микрокоманд, выход пол  следующего адреса которого соединен с первым информационным входом регистра адреса, первый вход-выход блока приемопередатчиков  вл етс  информационным входом-выходом устройства, второй вход- выход блока приемопередатчиков соединен с первой информационной шиной и информационным входом регистра команд, выход пол  управлени  регистра микрокоманд соединен с информационным входом блока приемопередатчиков и управл ющим входом регистра адреса, выход и группа выходов счетчика команд, управл ющий вход счетчика команд соединены с выходом управлени  регистра микрокоманд, перва  группа выходов которого соединена с группой информационных входов третьего регистра , выходы которого соединены с управл ющими входами блока приемопередатчиков и с первым входом первого элемента И-НЕ; второй вход которого соединен с выходом соответствующего разр да регистра микрокоманд, группа выходов которого соединена с первой группой адресных входов посто нного запоминающего устройства и первым входом второго элемента И-НЕ, второй вход которого соединен через первый элемент НЕ с первым выходом второго регистра, соединенногопервым и вторым входами с управл ющим и первым информационным входами блока приемопередатчиков, второй информационный вход и группа входов которого соединены соответственно с пр мым выходом

триггера и выходом пол  константы регистра микрокоманд, втора  группа адресных входов посто нного запоминающего устройства соединена с группой выходов первого регистра, первый, второй, третий и

5 четвертый выходы второго регистра соединены соответственно с управл ющими входами регистра команд, счетчика команд, формировател  запроса и блока регистра, соединенного с входом второго элемента

0 И-НЕ, и  вл ютс  входом блокировки процессора , выход второго элемента НЕ соединен с синхровходами триггера условий, регистра адреса и формировател  запроса, информационный вход которого соединен с

5 выходом счетчика команд (авт. св. № 1769612, кл. G 06 F 13/00, 1990).

Однако известное устройство не обеспечивает достаточно высокое быстродействие .

0Целью изобретени   вл етс  повышение быстродействи .

Цель достигаетс  тем, что в устройство, содержащее пам ть микропрограмм, регистр микрокоманд, регистр адреса, регистр

5 команд, блок приемопередатчиков, мультиплексор , триггер условий, блок регистров, счетчик команд, тактовый генератор, формирователь запроса и блок управлени  выборкой кода, причем выход регистра адреса

0 соединен с адресным входом блока пам ти микропрограмм, выход которого соединен с информационным входом регистра микрокоманд , выход пол  следующего адреса ко- торого соединен с первым

5 информационным входом регистра адреса, первый вход-выход блока приемопередатчиков  вл етс  информационным входом- выходом устройства, второй вход-выход блока приемопередатчиков соединен с пер0 вой информационной шиной и информационными входами регистра команд и счетчика команд, выход пол  управлени  регистра микрокоманд соединен с информационным входом блока приемопередат5 чиков и управл ющим входом регистра адреса, выход счетчика команд соединен с информационными входами регистра команд и формировател  запроса, выход которого соединен с входом запроса прерывани  блока управлени  выборкой кода , с первого по четвертый выходы и перва  группа выходов которого соединены соответственно с синхровходами регистра команд , счетчика команд, формировател  запроса и блока регистров и с группой управл ющих входов блока приемопередатчиков , выход тактового генератора соединен с синхровходом блока управлени  выборкой кода, перва  группа входов которого соединена с группой выходов блока приемопередатчиков , а группа адресных входов - с группой адресных выходов регистра микрокоманд , группа информационных выходов блока регистров через вторую информационную шину соединены с первой группой выходов блока приемопередатчиков, п тый выход блока управлени  выборкой кода  вл етс  выходом блокировки АЛУ устройства , а втора  группа выходов соединена с второй группой информационных входов блока приемопередатчиков, группа выходов счетчика команд соединена через третью информационную шину с третьей группой информационных входов блока приемопередатчиков , группа выходов мультиплексора условий соединена с третьей группой информационных входов регистра адреса и входом триггера условий, синхровход которого соединен с шестым выходом блока управлени  выборкой кода, а выход - с информационным входом мультиплексора условий, группа входов которого  вл етс  группой входов устройства дл  подключени  к выходам логических условий процессора и выходу переполнени  блока регистров, группа выходов регистра команд через вторую информационную шину соединена с первой группой информационных входов блока приемопередатчиков, в веде- ны блок формировани  начальных адресов, блок загрузки, регистр, блок дешифрации прерываний, при этом группа входов запросов блока дешифрации прерываний  вл етс  группой входов устройства дл  подключени  к выходам запросов внешних устройств, а группа выходов и первый выход соединены с второй группой информационных входов регистра адреса и адресным входом блока формировани  начальных адресов , группа адресных входов и группа выходов которого соединены соответственно с группой выходов регистра команд и второй группой информационных входов регистра адреса, первый и второй выходы блока формировани  начальных адресов соединены с управл ющими входами счетчика команд и блока регистров, а управл ющий вход - с выходом триггера условий, группа адресных входов блока загрузки и вход маски блока дешифрации прерываний соединены соответственно с группой выходов и выходом регистра, группа информационных входов, синхровход и управл ющий вход которого соединены соответственно с третьей

информационной шиной устройства, третьим выходом блока управлени  выборкой кода и третьим выходом регистра микрокоманд, группа выходов блока загрузки соединена с первой информационной

0 шиной, синхровход, управл ющий вход и первый, второй, третий выходы блока дешифрации прерываний соединены соответственно с седьмым -выходом блока управлени  выборкой кода и четвертым вы5 ходом регистра микрокоманд, входом логических условий блока управлени  выборкой кода, входом сброса регистра микрокоманд и выходом ответа устройства. Блок дешифрации прерываний содержит регистр запро0 сов, шифратор, п ть элементов И-НЕ, регистр маски, три триггера, формирователь импульса, передатчик, причем группа входом передатчика и группа информационных входов регистра запросов образуют

5 группу входов запросов блока, группа выходов регистра запросов соединена с первой группой входов шифратора и группой входов первого элемента И-НЕ, группа выходов шифратора  вл етс  группой выходов

0 блока, выход первого элемента И-Н Е соединен с первым входом второго элемента И-НЕ , выход которого соединен с первым входом третьего элемента И-НЕ, выход которого соединен с первым входом данных

5 регистра маски, выход которого  вл етс  первым выходом блока, а группа выходов соединена с второй группой входов шифратора , вход запуска формировател  импульса , первый вход четвертого элемента И-НЕ,

0 входы сброса первого, второго триггеров, вход установки третьего триггера и с второго по четвертый входы второго элемента И- НЕ образуют вход маски блока, выход формировател  импульса соединен с вто5 рым входом третьего элемента И-НЕ и вторым входом данных регистра маски, второй вход четвертого элемента И-НЕ соединен с единичным выходом первого триггера, а выход - с третьим входом третьего элемента

0 И-НЕ и третьим входом данных регистра маски, нулевой выход второго триггера соединен с четвертым входом третьего элемента И-НЕ и четвертым информационным входом регистра маски, единичный выход

5 третьего триггера соединен с его входом сброса, нулевой выход-с первым выходом блока, синхровходы регистра запросов, шифратора, управл ющий вход регистра маски образуют управл ющий вход блока, синхровходы третьего триггера, регистр маски и первый вход блока приемопередатчиков образуют синхровход блока, входы п того элемента И-НЕ соединены с группой входов запросов блока, а выход соединен с входом блока приемопередатчиков, пер- вый, второй и третий выходы которого соединены соответственно с синхровходами первого, второго триггеров и входом данных третьего триггера, четвертый, п тый и шестой выходы блока приемопередатчиков об- разуют первый выход блока, а седьмой и восьмой выходы - второй и третий выходы блока.

При анализе технических решений, известных в вычислительной технике, не обна- ружено решений с признаками, сходными с отличительными признаками за вл емого решени , что дает основание считать предлагаемое техническое решение соответствующим критери м существенные отличи  и новизна. Этот вывод подтверждаетс  тем, что создаетс  недостижимый ранее положительный эффект, заключающийс  в повышении быстродействи  и обус- ловленный новыми признаками по сравнению с использованием известных технических решений.

Благодар  введению блока формировани  начальных адресов, блока загрузки, регистра , блока шифрации прерываний с соответствующими св з ми и выполнению блока дешифрации прерываний содержащим регистр запросов, шифратор, п ть элементов И-НЕ, регистр маски, три триггера, формирователь импульса, передатчик за в- л емое техническое решение приобретает новые свойства, получение которых не обеспечивают прототип и другие технические решени , а именно создаетс  возможность повысить быстродействие устройства и со- ответственно персональной ЭВМ, в которую оно входит.

Схема предлагаемого устройства приведена на фиг. 1; на фиг. 2 изображена схема блока дешифрации прерываний; на фиг. 3 показаны блок начальной загрузки и регистры маски.

Устройство содержит (фиг. 1) тактовый генератор 1, пам ть 2 микропрограмм, регистр 3 микрокоманд, регистр 4 адреса, ре- гистр 5 команд, блок приемопередатчиков 6, мультиплексор 7 условий, триггер 8 условий, блок 9 регистров, формирователь 10 запроса , счетчик 11 команд, блок 12 управлени  выборкой кода, блок 13 формировани  на- чальных адресов, блок 14 начальной загрузки , регистр 15, блок 16 дешифрации прерываний.

Блок дешифрации прерываний (фиг. 2) содержит регистр 17 запросов, шифратор

18, регистр 19 маски, элементы И-НЕ 20,21, 22,23,24, формирователь 25 импульса, триггеры 26, 27, 28, передатчик 29. На фиг. 3 изображены блок 14 начальной загрузки, регистры 15.1 и 15.2 маски, элемент И-НЕ 30. Кроме того, на фигурах показаны системна  шина 31 ЭВМ, шины В, Y, А - 32, 33, 34,

Устройство предназначено дл  выборки , дешифрации и исполнени  потока команд , обработки прерываний от внешних устройств, обслуживани  запросов на пр мой доступ к пам ти, операций начальной загрузки при обмене внутренних шин процессора с системной шиной ЭАМ. Оно  вл етс  микропрограммным устройством, Внутренн   архитектура процессора трех- шинна . Разр дность обрабатываемых процессоров данных 32 бита.

Количество тактов, затрачиваемое устройством на исполнение команды, зависит от ее сложности. Большинство простых команд исполн етс  за 1-3 такта, т.е. врем  исполнени  таких команд 195-500 не, включа  врем  выборки кода.

Системна  шина 31 ЭВМ - быстродействующий канал обмена информацией, соедин ющей центральный процессор, пам ть и все внешние устройства. Шина содержит 58 линий св зи, Минимальное врем  обмена данными между устройствами 300 не. Разр дность передаваемых данных 32 бита. Устройство обмена обслуживает запросы прерываний от внешних устройств, контролирует предоставление пр мого доступа к пам ти. Шина содержит 32 линии адреса данных, остальные линии  вл ютс  управл ющими .

Пам ть 2 микропрограмм реализована на восьми микросхемах 556РТ18, регистр 3 микрокоманд представл ет собой конвейерный регистр, реализованный на п ти микросхемах 531ИР23 и шести микросхемах 1804ИР1. Ширина слова микрокоманды 64 разр да. Микропрограмма хранитс  в пам ти 2 микропрограмм. Длина микропрограмм 2048 микрокоманд. Текуща  исполн ема  микрокоманда хранитс  в конвейерном регистре 3 микрокоманд. В микрокоманде пол  адреса регистра 4 адреса и константы совмещены. Через блок приемопередатчиков 6 младший байт этого пол  может быть выдан на шину В. Регистр 4 адреса выполнен на микросхеме 1804ВУ4. Регистр 5 команд выполнен на четырех микросхемах 531ИР22. Блок приемопередатчиков выполнен на микросхемах 531АПЗ и обеспечивает коммутацию внутренних шин устройства и внешней шины (канала). При этом в качестве адреса обращени  могут выбиратьс  шины

А, В, Y. Источником передаваемых данных может быть только шина В. В роли приемника данных от внешних устройств (или пам ти ) может выступать только шина Y. Управление коммутацией шин осуществл - етс  микропрограммой, Мультиплексор 7 условий выполнен на микросхеме 531КП7, триггер 8 условий - на микросхеме 531ТМ2. Блок 9 регистров, реализованный в виде двухпортовой стековой пам ти, выполнен на восьми микросхемах 1802ИР1, а указатель стека - на микросхеме 531 НЕ 17, подключен к шине В.

Работа устройства основана на выполнении программы, записанной в пам ти программ ЭВМ (на фигурах не показана).

Слово команды с шины 31 ЭВМ через блок приемопередатчиков 6 поступает на шину Y и затем в регистр 5 команд. Каждому коду команды соответствует определенна  последовательность микроопераций (микропрограмма ), заложенных в пам ти 2 микропрограмм . Начальный адрес каждой микропрограммы формируетс  в регистре 4 адреса как функци  от кода поступающей команды с блока 13 с учетом логических условий, поступающих с мультиплексора 7 условий.

Любой цикл обращени  к системной шине 31 начинаетс  с адресации пассивно- го устройства. После завершени  адресной части цикла процессор (или другое активное устройство) выполн ет прием или передачу данных. Функции синхронизации при передаче адреса или приеме/передаче данных выполн ют сигналы управлени  BADP, BOAT, BACK, BWAIT.

Команды из внешней пам ти (на фигурах не показана) выбираютс  словами и за- нос тс  в регистр 5 команд. Приемопередатчики 6 обеспечивают коммутацию внутренних шин процессора и внешней шины ЭВМ. При этом в качестве адреса обращени  к внешней шине могут выби- ратьс  шины А, В, Y, Источником передаваемых данных может быть только шина В. В роли приемника данных от внешних устройств (или пам ти) может выступать только шина Y. Управление коммутацией шин про- изводитс  блоком 12 управлени  выборкой кода, с помощью которого формируютс  циклы внешней шины. Блок 12, кроме того, осуществл ет перезар дку регистра 5 команд при его опустошении, управл ет пр - мым доступом к шине 31 ЭВМ, формирует тактовые сигналы процессора. Весь процессор тактируетс  одним сигналом С. За один такт этого сигнала исполн етс  одна микрокоманда . Блок 12 управлени  формирует

две различные длительности этого сигнала (по указанию текущей исполн емой микрокоманды ) 180 и 120 не, Длинный такт используетс  в цикле передачи данных по внешней шине и в случае исполнени  АЛУ команды, требующей сквозного переноса. Текуща  микрокоманда с выхода регистра 3 микрокоманд производит увеличение содержани  счетчика 11 команд или заносит в него новое значение с шины Y. При этом формирователь 10 запроса вырабатывает сигнал, поступающий на вход блока 12. Блок 12 управлени  выборкой-кода прекращает тактирование схем процессора, отключает от шины Y все источники и выдает на внешнюю шину текущее содержимое счетчика 11 команд в качестве адреса, после этого переключает шину Y на приме данных с внешней шины и заносит прин тые данные в регистр 5 команд. Затем блок 12 возобновл ет тактирование процессора. Блок 14 начальной загрузки представл ет собой ПЗУ 573 РФ2 объемом 2 кбайт, подключенное к шине Y. Регистры 15.1 и 15.2 (выполненные на микросхемах 531ИР23 и 531ТМ9 соответственно ) содержат адреса дл  блока 14 (ПЗУ). Во врем  исполнени  процессором команд регистр 15  вл етс  физическим адресом маски прерываний.

При старте процессор считывает содержимое блока ПЗУ 14 в пам ть по указанному в нем адресу и передает управление на считанную программу. Формат данных, записанных в ПЗУ 14, следующий, Данные рассматриваютс  как последовательный набор 32 разр дных слов. Байты ПЗУ 14 собираютс  в слове, начина  с младшего (младший байт ПЗУ соответствует младшему байту нулевого слова). Нулевое слово содержит адрес пам ти, куда загружены остальные слова, начина  с второго. Первое слово - регистр процесса, которому передано управление после записи всей информации в пам ть.

Если прерывани  в регистре 15 не запрещены и есть запросы на прерывание, то переход по содержимому блока 13 не совершаетс , а делаетс  переход по вектору микропребывани . Запрос на прерывание инициируетс  внешним устройством на выделенной ему одной из линий.

Таким образом, введение блоков формировани  начальных адресов, блока загрузки , регистра и блока дешифрации прерываний, выполненного в предложенном виде, позвол ет сократить врем  обработки информации, т.е. повысить быстродействие.

(56) Патент США №4680701, к л. G 06 F 13/00. 1987.

Авторское свидетельство СССР № 1769612, кл. G 06 F 13/00, 1990.

Claims (2)

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С ВНЕШНИМИ УСТРОЙСТВАМИ , содержащее пам ть микропрограмм , регистр микрокоманд, регистр адреса, регистр команд, блок приемопередатчиков , мультиплексор условий, триггер условий, блок регистров, счетчик команд, тактовый генератор, формирователь запроса и блок управлени  выборкой кода, причем выход регистра адреса соединен с адресным входом блока пам ти программ, выход которого соединен с информационным входом регистра микрокоманд, выход пол  следующего адреса которого соединен с первым информационным входом регистра адреса, первый и второй входы-выходы блока приемопередатчиков  вл ютс  информационными входами-выходами устройства, второй вход-выход блока приемопередатчиков соединен через первую информационную шину с информационными входами регистра команд и счётчика команд, выходы пол  управлени  регистра микрокоманд соединены с информационным входом блока приемопередатчиков , управл ющими входами регистра адреса, мультиплексора условий, счетчика команд, выход счетчика команд соединен с информационными входами регистра команд и формировател  запроса, выход которого соединен с входом запроса прерывани  блока управлени  выборкой кода, с первого по четвертый выходы и перва  группа выходов которого соединены соответственно с синхровходами регистра команд, счетчика команд, формировател  запроса и блока регистров и с группой управл ющих входов блока приемопередатчиков, выход тактового генератора соединен с синхровходом блока управлени  выборкой кода, перва  группа входов которого соединена с труппой выходов блока приемопередатчиков, а группа адресных входов - с группой адресных выходов регистра микрокоманд, группа информационных входов-выходов блока регистров через вторую информационную шину соединена с первой группой входов- выходов блока приемопередатчиков, п тый выход блока управлени  выборкой кода  вл етс  выходом блокировки АЛУ устройства , а втора  группа выходов соединена с

0

второй группой информационных входов блока приемопередатчиков, группа выходов счетчика команд соединеначерез третью информационную шину с третьей группой информационных входов блока

Q приемопередатчиков, группа выходов мультиплексора условий соединена с третьей группой информационных входов регистра адреса и входом триггера условий , синхровход которого соединен с шес5 тым выходом блока управлени  выборкой кода, а выход - с информационным входом мультиплексора условий, группа входов которого  вл етс  группой входов устройства дл  подключени  к выходам логических условий процессора и выходу переполнени  блока регистров , группа выходов регистра команд через вторую информационную шину соединена с первой группой информационных входов блока приемопередатчиков , отличающеес  тем, что, с целью повышени  быстродействи , устройство содержит блок формировани  начальных адресов, блок загрузки, регистр, блок деQ шифрации прерываний, причем группа входов запросов блока дешифрации прерываний  вл етс  группой входов устройства дл  подключени  к выходам запросов внешних устройств, а группа выходов и п

5 ервый выход соединены с второй группой информационных входов регистра адреса и адресным входом блока формировани  начальных адресов, группа адресных входов и группа выходов которого соединены

0 соответственно с группой выходов регистра команд и второй группой информационных входов регистра адреса, первый и второй выходы блока формировани  начальных адресов соединены с управл ю5 щими входами счетчика команд и блока

регистров, а управл ющий вход - с выхо дом триггера условий, группа адресных

входов блока загрузки и вход маски блока

дешифрации прерываний соединены соот0 ветственно с группой выходов и выходом регистра, группа информационных входов, синхровход и управл ющий вход которого соединены соответственно с третьей информационной шиной устройства, третьим выходом блока управлени  выборкой кода и третьим выходом регистра микрокоманд, группа выходов блока загрузки соединена с первой информационной шиной устройства , синхровход, управл ющий вход и

5

первый, второй, третий выходы блока дешифрации прерываний соединены соответственно с седьмым выходом блока управлени  выборкой кода и четвертым выходом регистра микрокоманд, входом логических условий блока управлени  выборкой кода, входом сброса регистра микрокоманд и выходом ответа устройства.

2. Устройство по п.1, отличающеес  тем, что блок дешифрации прерываний содержит регистр запросов, шифратор, п ть элементов И - НЕ, регистр маски, три триггера , формирователь импульса, передатчик , причем группа входов передатчика и группа информационных входов регистра запросов образуют группу входов запросов блока, группа выходов регистра запросов соединена с первой группой входов шифратора и группой входов первого элемента И - НЕ, группа выходов шифратора  вл етс  группой выходов блока, выход первого элемента И - НЕ соединен с первым входом второго элемента И - НЕ, выход которого соединен с первым входом третьего элемента И - НЕ, выход которого соединен с первым входом данных регистра маски, выход которого  вл етс  первым выходом блока, а группа выходов соединена с второй группой входов шифратора, вход запуска формировател  импульса, первый вход четвертого элемента И - НЕ, входы сброса первого, второго триггеров, вход установки третьего триггера и с втоПо Г. услови 

О

0

рого по четвертый входы второго элемента И - НЕ образуют вход маски блока, выход формировател  импульса соединен с вторым входом третьего элемента И - НЕ и вторым входом данных регистра маски, второй вход четвертого элемента И - НЕ соединен с единичным выходом первого триггера, а выход - с третьим входом третьего элемента И -НЕ и третьим входом данных регистра маски, нулевой выход второго триггера соединен с четвертым входом третьего элемента И - НЕ и четвертым информационным входом регистра маски , единичный выход. третьего триггера

5 соединен с его входом сброса, нулевой выход соединен с первым выходом блока, синхровходы регистра запросов, шифрато- . ра, управл ющий вход регистра маски образуют управл ющий вход блока, синхровходы третьего триггера, регистра маски и первый вход приемопередатчика образует синхровход блока, входы п того элемента И - НЕ соединены с группой входов запросов блока, а выход соединен с входом при5 емопередатчика, первый, второй и третий выходы которого соединены соответственно с синхровходами первого, второго триггеров и входом данных третьего триггера, четвертый, п тый и шестой выходы приемопередатчика образуют первый выход блока, а седьмой и восьмой выходы - второй и третий выходы блока.

0

0

О т 6лот 12

дгг/ffQ Щёлоку 13

К5локц12

КрегиструЗ