KR20020089615A - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플로팅 게이트 에지를 라운드(Round))화하여 전계집중현상을 방지하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판의 소정 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판상에 게이트 절연막을 개재하여 형성되며 양 에지에서 하부의 필드 산화막과 소정 부분 오버랩되는 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트에 불활성 이온을 주입하는 단계와, 수소를 포함하는 가스 분위기에서 열처리 공정을 실시하여 상기 필드 산화막과 오버랩됨에 따라서 뾰족하게 형성되는 플로팅 게이트 양 에지를 라운드화하는 단계를 포함하여 형성한다.
Description
본 발명은 메모리 소자에 관한 것으로 특히, 플로팅 게이트 가장자리를 라운드(Round)화하여 소자의 프로그램/소거 특성을 향상시키기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 플래쉬 메모리 소자를 설명하면 다음과같다.
도 1은 종래 기술에 따른 플래쉬 메모리 소자의 플로팅 게이트 에지(Edge)부 단면을 촬영한 TEM 사진이다.
0.18㎛ 이상 고집적 플래쉬 메모리 소자에서 필드 산화막(Fox)의 에지부에 얹혀지는 플로팅 게이트(Poly-1)는 하부의 필드 산화막(Fox)의 프로파일로 인하여 A 영역에 나타난 바와 같이 뾰족한 형상을 갖게 된다.
이러한 플래쉬 메모리 소자의 제어 게이트(Poly-2)에 포지티브 바이어스(Positive Bias)를 인가하면 상기 뾰족한 부분에 전계가 강하게 걸리게 되어(전계 집중 현상) 프로그램(Program)된 전자들이 빠져나가는 패스(Path)로 작용하여 셀 페일(Fail)의 원인이 되고 있다.
따라서, 종래에는 상기 플로팅 게이트(Poly-1)의 뾰족한 부분을 완화시키기 위하여 수소 가스(H2) 분위기에서 고온의 어닐링 공정을 실시하고 있다.
그러나, 상기와 같은 종래의 플래쉬 메모리 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 플로팅 게이트 에지의 뾰족한 부분을 통해 프로그램된 전자가 누설되어 셀 페일이 발생되므로 소자의 수율이 저하된다.
둘째, 수소 가스 분위기에서 어닐링 공정을 실시하여 어느 정도의 라운딩 효과는 기대할 수 있으나, 게이트 산화막이 수소 가스에 노출됨에 따라서 게이트 산화막 내에 수소가 잔류하게 되고 이로 인하여 셀 트랜지스터 리퀴지(Leakage)가 발생된다.
셋째, 고온에서 열처리하여야 하므로 열처리에 필요한 장비 및 비용이 증가되고, 고온 처리로 인하여 소자 특성이 열화된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 플로팅 게이트 에지 라운드(Round)화를 통하여 프로그램/소거 특성을 향상시키기 위한 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 플래쉬 메모리 소자의 플로팅 게이트 에지(Edge)부 단면을 촬영한 TEM 사진
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 반도체 기판 22 : 필드 산화막
23 : 게이트 산화막 24 : 폴리 실리콘막
24a : 플로팅 게이트 25 : 실리콘 질화막
상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판의 소정 영역에 소자 격리막을 형성하는 단계와, 상기 반도체 기판상에 게이트 절연막을 개재하여 형성되며 양 에지에서 하부의 필드 산화막과 소정 부분 오버랩되는 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트에 불활성 이온을 주입하는 단계와, 수소를 포함하는 가스 분위기에서 열처리 공정을 실시하여 상기 필드 산화막과 오버랩됨에 따라서 뾰족하게 형성되는 플로팅 게이트 양 에지를 라운드화하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 우선, 반도체 기판(21)의소정 영역에 필드 산화막(22)을 형성한다.
여기서, 상기 필드 산화막(22)은 PBL(Poly Buffered Local Oxidation), MPBL(Metastable Poly Buffered Local Oxidation), NS-LOCOS(Nitride Spacer LOCOS) 공정 중 어느 하나를 이용하여 형성한다.
이어, 750∼800℃의 온도에서 HF(50 : 1)+ SC-1(NH4OH/H2O2/H2O) 또는 BOE(100 : 1 내지 300 : 1) +SC-1(NH4OH/H2O2/H2O)을 이용한 습식 산화 공정을 실시하고 900∼910℃ 온도의 질소 가스(N2) 분위기에서 20∼30분간 어닐링(Annealing) 공정을 실시하여 전세정 처리한다.
그리고, 상기 필드 산화막(22)을 포함한 반도체 기판(21)의 전 표면상에 게이트 산화막(23)을 형성하고, 상기 게이트 산화막(23)상에 플로팅 게이트용 폴리 실리콘막(24)을 증착한다.
여기서, 상기 폴리 실리콘막(24)은 550∼620℃의 온도, 0.1∼1 Torr의 압력하의 SiH4또는 Si2H6과 PH3의 혼합가스 분위기에서 LP-CVD 방식으로 증착하여 형성한다.
이때, 상기 PH3의 농도는 1.0E20 내지 3.0E20 atoms/cc가 되도록 한다.
이어, 도 2b에 도시된 바와 같이 포토 및 식각 공정으로 상기 폴리 실리콘막(24)과 게이트 산화막(23)을 선택적으로 제거하여 게이트 산화막(23)이 개재된 플로팅 게이트(24a)를 형성한다.
이때, 상기 플로팅 게이트(24a)는 그 양 에지 하부의 상기 필드 산화막(22)과 소정 부분이 오버랩되어 형성된다.
따라서, B 영역에 도시된 바와 같이 상기 플로팅 게이트(24a)의 에지 탑(Top)부는 뾰족한 형상을 갖게 된다.
이어, 댄글링 본딩 (Dangling Bonding) 능력 저하와 후속 공정을 통해 실리콘 질화막(SixNy) 형성에 기여하기 위하여 도 2c에 도시된 바와 같이, 상기 플로팅 게이트(24a)에 불활성 이온을 주입한다.
이때, 상기 플로팅 게이트(24a)의 측면에도 이온이 잘 주입될 수 있도록 하기 위하여 30∼45°의 틸트각(Tilte Angle)을 주어 이온 주입 공정을 실시한다. 또한, 상기 불활성 도펀트로는 질소(N2), 아르곤(Ar) 등을 이용하며, 이온 주입 양과 이온 주입 에너지는 각각 1.0E14∼5.0E15ion/㎠, 500eV∼5KeV가 되도록 한다.
이어, 상기 플로팅 게이트(24a) 표면의 자연 산화막을 제거하기 위하여 희석된 HF(HF : H2O = 50 1 ∼100 : 1) 또는 BOE(Buffered Oxide Etchant)를 이용한 전처리 세정 공정을 실시한다.
그리고, RTP(Rapid Thermal Process) 장비를 이용하여 저온/저압의 수소(H2) 가스 혹은 수소와 질소의 혼합 가스(H2+ N2) 분위기에서 어닐링(Annealing) 공정을 실시한다. 이때, 상기 열처리 온도는 500∼700℃가 되도록 한다.
여기서, 상기 불활성 이온 주입 공정에 따른 폴리의 댄글링 본딩(DanglingBonding) 능력 저하로 인하여 실리콘(Si) 원자의 이동(Migration) 특성이 향상되어 상기 뾰족한 플로팅 게이트(24a)의 에지부가 둥글게 형성되게 되며, 상기 플로팅 게이트(24a)의 표면에는 도 2d에 도시된 바와 같이 상기 어닐링 공정의 부산물인 실리콘 질화막(SixNy)(25)이 형성되게 된다.
그리고, 후속 공정으로 디바이스(Device)의 동작 특성에 맞는 두께로 ONO(SiO2/Si3N4/SiO2)막을 증착하고, ONO막 스팀 어닐링(Steam Annealing) 공정을 실시하여 Si3N4와 SiO2의 계면을 안정화시키고 트랩 차지(Trap Charge)를 제거한다.
그리고, 반도체 기판상에 커버 폴리를 증착하고 도핑된 폴리 실리콘 박막과 도핑되지 않은 폴리 실리콘 박막을 차례로 증착한다.
여기서, 상기 커버 폴리는 도핑되지 않은 비정질 폴리 실리콘막으로, 차후에 형성되는 WSix에 대한 확산 방지막으로 사용된다.
이어, 워드 라인(Word Line)의 면저항(Sheet Resistance)을 감소시키기 위하여 WSix를 전면에 증착한 후 소정의 포토 식각 공정을 통해 제어 게이트를 형성하여 본 발명에 따른 플래쉬 메모리 소자를 완성한다.
상기와 같은 본 발명의 플래쉬 메모리 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 플로팅 게이트 코너 라운딩 공정을 낮은 온도에서 실시하므로 문턱전압 조정을 위해 주입된 도펀트들이 내부 혹은 외부로 디퓨젼되는 현상을 방지하여 문턱전압 상승 현상을 최소화할 수 있으므로 트랜지스터 특성의 안정성을 향상시킬 수 있다.
둘째, 플로팅 게이트의 코너 라운딩을 효과적으로 달성하여 플로팅 게이트를 통한 누설 전류를 줄일 수 있으므로 플래쉬 소자의 온/오프 동작의 안정성을 향상시킬 수 있다.
셋째, 불활성 도펀트 주입 공정으로 실리콘 질화막(SiNx)을 형성하여 ONO막의 안정성을 향상시킬 수 있고 토플로지를 완화시킬 수 있으므로 차후 폴리 증착 프로파일 안정성이 향상된다.
넷째, 후속으로 진행되는 텅스텐 실리콘막 증착시 플로팅 게이트 사이에 발생되는 심(Seam) 현상을 방지하여 워드라인의 면저항을 줄일 수 있으므로 플래쉬 소자의 동작 특성이 개선된다.
다섯째, 불활성 이온 주입으로 폴리의 전기적 특성에 영향을 끼치는 요소들을 억제 내지 배제시킬 수 있으므로 소자의 전기적 특성이 향상된다.
여섯째, 낮은 온도에서 불활성 도펀트 주입 공정을 실시하므로 불활성 도펀트 인테그레이티드 레이어(Dopant Integrated Layer)를 형성할 수 있다.
일곱째, 실리콘 표면의 댄글링(Dangling) 본딩 능력을 이온주입 공정만으로 제어할 수 있으므로 충분한 공정 마진이 확보되고 이에 따라 소자의 집적화 효율이 향상된다.
Claims (5)
- 반도체 기판의 소정 영역에 소자 격리막을 형성하는 단계;상기 반도체 기판상에 게이트 절연막을 개재하여 형성되며 양 에지에서 하부의 필드 산화막과 소정 부분 오버랩되는 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트에 불활성 이온을 주입하는 단계;수소를 포함하는 가스 분위기에서 열처리 공정을 실시하여 상기 필드 산화막과 오버랩됨에 따라서 뾰족하게 형성되는 플로팅 게이트 양 에지를 라운드화하는 단계를 포함하여 형성함을 특징을 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 불활성 이온은 질소(N2) 또는 아르곤(Ar)을 사용하며, 이온 주입 에너지 및 이온 주입 농도는 각각 500eV∼5KeV, 1.0E14∼5.0E15 ion/㎤인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 불활성 이온 주입 공정은 30∼45°의 틸트각을 가지고 실시함을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 열처리 공정의 온도는 500∼700℃인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 열처리 공정은 상기 수소 가스 외에 질소를 더 포함하는 가스 분위기에서 형성함을 특징으로 플래쉬 메모리 소자의 제조방법.
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