KR20020085999A - Making method of PCB - Google Patents
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Abstract
Description
본 발명은 인쇄회로기판에 관한 것으로, 보다 상세하게는 회로패턴을 보다 미세하게 형성할 수 있는 인쇄회로기판의 제조방법에 관한 것이다.The present invention relates to a printed circuit board, and more particularly, to a method of manufacturing a printed circuit board capable of forming a finer circuit pattern.
일반적으로 인쇄회로기판을 형성함에 있어서는 절연층의 양면에 동일한 두께의 금속박막층이 구비된 원단기판기판을 사용한다. 즉 상기 금속박막층에 각각 회로패턴을 형성하여 인쇄회로기판을 형성한다. 그리고 상기 양면의 금속박막층을 서로 연결하기 위해서는 상기 절연층을 관통하도록 홀을 천공하고, 상기 홀 내부를 포함하는 금속박막층에 도금층을 형성하게 된다.In general, in forming a printed circuit board, a fabric substrate having a metal thin film layer having the same thickness on both surfaces of the insulating layer is used. That is, a circuit pattern is formed on each of the metal thin film layers to form a printed circuit board. In order to connect the metal thin film layers on both sides, a hole is formed to penetrate the insulating layer, and a plating layer is formed on the metal thin film layer including the inside of the hole.
이때 상기 양면의 금속박막층은 서로 동일한 두께를 가지고, 회로패턴을 형성하는 과정에서 별도의 도금층을 입혀서 회로패턴을 형성하게 된다.At this time, the metal thin film layers on both sides have the same thickness and form a circuit pattern by coating a separate plating layer in the process of forming a circuit pattern.
하지만, 상기 금속박막층에 다시 도금층을 형성하는 과정에서는 도금층의 위치에 따라 두께 편차가 많이 발생하여 도금층과 금속박막층을 합친 두께가 전체적으로 균일하게 되지 않는다.However, in the process of forming the plating layer on the metal thin film layer again, the thickness variation occurs a lot depending on the position of the plating layer, so that the combined thickness of the plating layer and the metal thin film layer is not uniform.
이와 같이 회로패턴을 형성하기 위한 금속층의 두께가 균일하지 않게 되면 회로패턴을 형성하기 위한 에칭공정을 상대적으로 두께가 얇은 금속층의 부분을 중심으로 형성하여야 하는데, 이와 같이 되면 형성되는 회로패턴을 미세화하기 어려운 문제점이 있다.As such, when the thickness of the metal layer for forming the circuit pattern is not uniform, the etching process for forming the circuit pattern should be formed around the portion of the relatively thin metal layer. There is a difficult problem.
특히 블라인드 비어 홀(Blind Via Hole)의 도금시에도 홀이 개구되는 면과 반대면의 도금두께 차이가 있어 회로패턴의 두께 차이를 극복하기 위해서 공정제어가 매우 복잡하게 되는 문제점이 발생한다.In particular, even when plating the blind via hole, there is a difference in plating thickness between the surface where the hole is opened and the opposite surface, so that process control becomes very complicated to overcome the thickness difference of the circuit pattern.
따라서 본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 인쇄회로기판에 미세한 회로패턴을 형성하도록 하는 것이다.Accordingly, an object of the present invention is to solve the problems of the prior art as described above, and to form a fine circuit pattern on a printed circuit board.
본 발명의 다른 목적은 인쇄회로기판의 상하면의 회로두께를 균일하게 형성하도록 하는 것이다.Another object of the present invention is to uniformly form the circuit thickness of the upper and lower surfaces of a printed circuit board.
도 1은 본 발명에 의한 인쇄회로기판의 제조방법에서 사용되는 원단기판기판의 구성을 보인 단면도.1 is a cross-sectional view showing the configuration of a fabric substrate used in the method of manufacturing a printed circuit board according to the present invention.
도 2는 본 발명 실시예의 제조방법중 제1 금속박막층에 회로패턴을 형성하는 것을 보인 작업순서도.Figure 2 is a working flow chart showing the formation of a circuit pattern on the first metal thin film layer of the manufacturing method of the embodiment of the present invention.
도 3은 본 발명 실시예의 제조방법중 제2 금속박막층에 회로패턴을 형성하는 것을 보인 작업순서도.Figure 3 is a working flow chart showing the formation of a circuit pattern on the second metal thin film layer of the manufacturing method of the embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
20: 원단기판기판30: 절연층20: fabric substrate 30: insulating layer
32: 블라인드 비어 홀40: 제1 금속박막층32: blind via hole 40: first metal thin film layer
40': 제2 금속박막층42: 도금층40 ': second metal thin film layer 42: plating layer
46,46': 본딩패드48,48': 금도금층46,46 ': Bonding pad 48,48': Gold plated layer
50,50': 캐리어60: 이형재50,50 ': Carrier 60: Release material
70,70',70": 포토리지스트72,72',72": 윈도우70,70 ', 70 ": Photoresist 72,72', 72": Windows
80:포토솔더리지스트90: 인쇄회로기판80: photo solder resist 90: printed circuit board
상기한 바와 같은 목적을 달성하기 위한 본 발명이 특징에 따르면, 본 발명은 절연층의 일면에 소정 두께의 제1금속박막층을 구비하고 회로패턴의 형성에 필요한 두께인 제2 금속박막층을 타면에 구비하는 원단기판기판을 상기 제2 금속박막층의 사이에 캐리어를 형성하여 서로 접착하는 제1 패널공정과, 상기 캐리어를 사이에 두고 접착된 원단기판기판의 제1금속박막층에 상기 제2금속박막층과 전기적으로 연결되는 회로패턴을 형성하는 제1 회로패턴공정과, 상기 제1회로패턴이 형성된 각각의 원단기판기판을 분리하고 상기 제2 금속박막층이 상하면으로 노출되게 상기 원단기판기판을 상기 제1회로패턴의 사이에 캐리어를 형성하여 서로 접착하는 제2 패널공정과, 상기 제2 금속박막층에 회로패턴을 형성하는 제2 회로패턴공정과, 상기 제2 회로패턴이 형성되어 완성된 인쇄회로기판을 분리하는 분리공정을 포함하여 구성된다.According to a feature of the present invention for achieving the above object, the present invention includes a first metal thin film layer having a predetermined thickness on one surface of the insulating layer and a second metal thin film layer having a thickness required for forming a circuit pattern on the other surface. A first panel process of forming a carrier substrate between the second metal thin film layers and adhering the carrier to each other, and electrically connecting the second metal thin film layer to the first metal thin film layer of the raw substrate substrate bonded with the carrier interposed therebetween. A first circuit pattern process for forming a circuit pattern connected to the first circuit pattern, and separating the respective substrate substrates on which the first circuit pattern is formed, and exposing the substrate substrate to the first circuit pattern so that the second metal thin film layer is exposed to the upper and lower surfaces. A second panel step of forming a carrier in between and adhering to each other, a second circuit pattern step of forming a circuit pattern in the second metal thin film layer, and the second circuit pattern The circuit formed is finished print is configured to include a separation step of separating the substrate.
상기 제1 회로패턴공정은, 상기 제1금속박막층과 절연층을 관통하여 상기 제2금속박막층과 전기적으로 연결되는 블라인드 비어 홀을 형성하는 단계와, 상기 블라인드 비어 홀을 포함하는 제1금속박막층 상에 도금층을 형성하는 도금단계와,상기 제1금속박막층과 도금층에 회로패턴을 형성하는 패턴형성단계를 포함하여 구성된다.The first circuit pattern process may include forming a blind via hole electrically connected to the second metal thin film layer through the first metal thin film layer and the insulating layer, and on the first metal thin film layer including the blind via hole. And a pattern forming step of forming a circuit pattern on the first metal thin film layer and the plating layer.
상기 제2 회로패턴공정은 상기 제2금속박막층 상에 포토리지스트를 도포하여, 현상, 노광 및 에칭을 통해 상기 제2금속박막층만을 이용하여 회로패턴을 형성한다.In the second circuit pattern process, a photoresist is applied on the second metal thin film layer to form a circuit pattern using only the second metal thin film layer through development, exposure, and etching.
상기 회로패턴의 형성 후에는 각각 회로패턴의 보호를 위해 절연층을 형성하고, 와이어 본딩과 솔더볼 본딩에 필요한 본딩패드를 형성하며, 상기 본딩패드 상에는 본딩력의 향상을 위해 금도금층을 형성한다.After the formation of the circuit pattern, an insulating layer is formed to protect the circuit pattern, a bonding pad necessary for wire bonding and solder ball bonding is formed, and a gold plating layer is formed on the bonding pad to improve bonding strength.
상기 제1 패널공정과 제2 패널공정에서는 상기 캐리어와 원단기판기판의 사이에 이형재를 개재시켜 회로패턴의 완성 후 분리공정이 용이하게 되도록 한다.In the first panel process and the second panel process, a release material is interposed between the carrier and the substrate substrate to facilitate the separation process after completion of the circuit pattern.
본 발명의 다른 특징에 따르면, 본 발명은 절연층의 일면에는 회로패턴의 형성에 필요한 두께를 가지는 제2 금속박막층을 구비하고, 타면에는 상기 제2 금속박막층보다 얇은 두께를 가지는 제1 금속박막층을 구비하는 원단기판기판을 캐리어로 접착하여 패널화하고, 상기 제1 금속박막층에 회로패턴을 형성하면서 상기 제2 금속박막층에 형성되는 회로패턴과의 전기적 연결을 위한 블라인드 비어홀 및 도금층 형성공정을 수행하고, 상기 제2 금속박막층에는 제2 금속박막층만을 사용하여 회로패턴을 형성한다.According to another feature of the invention, the present invention includes a second metal thin film layer having a thickness necessary for the formation of a circuit pattern on one surface of the insulating layer, the first metal thin film layer having a thickness thinner than the second metal thin film layer on the other surface Performing a blind via hole and a plating layer forming process for the electrical substrate and the circuit pattern formed on the second metal thin film layer while forming a circuit pattern on the first metal thin film layer by adhering the fabric substrate to the panel with a carrier. A circuit pattern is formed on the second metal thin film layer using only the second metal thin film layer.
이와 같은 구성을 가지는 본 발명에 의하면 제2 금속박막층에는 별도의 도금공정을 수행하지 않고 직접 회로패턴을 형성하므로 상대적으로 미세한 회로패턴을 형성할 수 있게 되는 이점이 있다.According to the present invention having such a configuration, since the circuit pattern is directly formed on the second metal thin film layer without performing a separate plating process, a relatively fine circuit pattern can be formed.
이하 상기한 바와 같은 본 발명에 의한 인쇄회로기판의 제조방법의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명하기로 한다.Hereinafter, a preferred embodiment of a method of manufacturing a printed circuit board according to the present invention as described above will be described in detail with reference to the accompanying drawings.
도 1에는 본 발명의 제조방법에서 사용되는 원단기판기판(20)이 도시되어 있다. 상기 원단기판기판(20)은 절연층(30)을 사이에 두고 서로 두께가 다른 제1 및 제2 금속박막층(40,40')이 구비된다. 즉 상기 절연층(30)의 상면과 하면에 각각 제1 및 제2 금속박막층(40,40')이 형성된다. 여기서 상기 제1 금속박막층(40)은 제2 금속박막층(40')에 비해 대략 2배의 두께를 가지도록 한다. 물론 반드시 2배의 두께를 가져야 하는 것은 아니며, 공정조건에 따라 두께를 달리한다. 이와 같은 금속박막층(40,40')은 이후에 회로패턴을 형성하게 된다.1 shows a far-end substrate 20 used in the manufacturing method of the present invention. The fabric substrate 20 is provided with first and second metal thin film layers 40 and 40 'having different thicknesses with the insulating layer 30 therebetween. That is, first and second metal thin film layers 40 and 40 ′ are formed on the top and bottom surfaces of the insulating layer 30, respectively. Here, the first metal thin film layer 40 has a thickness approximately twice that of the second metal thin film layer 40 '. Of course, it is not necessary to have a thickness twice, and the thickness varies depending on the process conditions. The metal thin film layers 40 and 40 'form a circuit pattern thereafter.
이제 상기와 같은 구성의 원단기판을 사용하여 인쇄회로기판을 제조하는 것을 설명하기로 한다.Now, the manufacturing of the printed circuit board using the fabric substrate having the above configuration will be described.
먼저 도 2a에는 상기 원단기판(20)을 두장 겹쳐서 부착시킨 것이 도시되어 있다. 즉, 상기 제2금속박막층(40')이 서로 마주보도록 캐리어(50)로 원단기판(20)을 접착시켜 패널화 한다. 이때 상기 캐리어(50)는 예를 들어 상기 원단기판(20)이 플랙시블한 경우에 원단기판(20)을 지지하여 회로패턴을 형성하는 과정이 용이하게 이루어지도록 한다. 이와 같은 캐리어(50)로는 프리프레그가 사용될 수 있다. 이와 같은 과정을 패널공정이라고 부르기로 한다.First, FIG. 2A illustrates that the original substrate 20 is overlapped and attached to two sheets. That is, the panel 20 is adhered to the distal substrate 20 by the carrier 50 so that the second metal thin film layer 40 'faces each other. In this case, the carrier 50 supports the fabric substrate 20 when the fabric substrate 20 is flexible, for example, to facilitate the process of forming a circuit pattern. As the carrier 50, a prepreg may be used. This process will be called a panel process.
여기서 상기 원단기판(20)의 제2 금속박막층(40')과 캐리어(50)의 사이에는 이형재(60)가 설치된다. 이는 상기 제1금속박막층(40)에의 회로패턴 형성공정을 마친 후, 상기 캐리어(50)와 제2금속박막층(40')을 용이하게 분리할 수 있도록 하기위함이다. 이때 상기 이형재(60)는 상기 제2금속박막층(40') 전체에 대응되는 위치에 설치되는 것은 아니며, 가장자리를 둘러서는 캐리어(50)가 직접 제2 금속박막층(40')과 접촉되도록 한다.Here, the release material 60 is installed between the second metal thin film layer 40 ′ of the distal substrate 20 and the carrier 50. This is to facilitate the separation of the carrier 50 and the second metal thin film layer 40 ′ after completing the process of forming the circuit pattern on the first metal thin film layer 40. In this case, the release member 60 is not installed at a position corresponding to the entirety of the second metal thin film layer 40 ', and the carrier 50 surrounding the edge of the release material 60 directly contacts the second metal thin film layer 40'.
다음으로 상기 캐리어(50)를 사이에 두고 원단기판(20)이 겹쳐진 패널의 가장자리에 가이드공(52)을 천공한다. 상기 가이드공(52)은 노광, 그리고 다음번의 패널공정 및 도금공정에서의 기준점 역할을 한다. 이와 같은 상태가 도 2b에 도시되어 있다.Next, the guide hole 52 is drilled at the edge of the panel in which the original substrate 20 overlaps with the carrier 50 interposed therebetween. The guide hole 52 serves as a reference point in the exposure and the next panel process and plating process. This state is shown in FIG. 2B.
그리고 상기 패널 상하면에 있는 원단기판(20)의 제1금속박막층(40)에 블라인드 비어 홀을 형성하기 위한 공정을 진행한다. 먼저 포토리지스트(70)를 상기 제1금속박막층(40)에 도포한다. 이와 같은 포토리지스트(70)는 이후의 노광, 현상 및 에칭공정을 위해 도포되는 것으로 회로패턴의 설계에 따라 소정의 위치에 윈도우(72)를 구비한다. 이와 같은 포토리지스트(72)는 상기 패널의 양면에 도포된다. 이와 같은 상태가 도 2c에 도시되어 있다.In addition, a process of forming a blind via hole in the first metal thin film layer 40 of the original substrate 20 on the upper and lower surfaces of the panel is performed. First, the photoresist 70 is applied to the first metal thin film layer 40. The photoresist 70 is applied for subsequent exposure, development, and etching processes, and includes a window 72 at a predetermined position according to the design of the circuit pattern. Such photoresist 72 is applied to both sides of the panel. This state is shown in FIG. 2C.
상기 포토리지스트(72)가 도포되어 있는 패널의 상하면에 각각 노광을 하고 현상을 한 후, 에칭공정을 진행한다. 즉 상기 윈도우(72) 부분에 노출되어 있는 금속박막층(40)을 제거하는 것이다. 이와 같이 윈도우(72) 부분의 금속박막층(40)이 제거된 상태가 도 2d에 도시되어 있다. 물론 상기 금속박막층(40)을 제거하는 방법은 반드시 에칭공정을 사용하여야 하는 것은 아니며, 경우에 따라서는 레이저 등 다른 방법을 이용할 수도 있다.After exposing and developing each of the upper and lower surfaces of the panel on which the photoresist 72 is applied, the etching process is performed. That is, the metal thin film layer 40 exposed to the window 72 is removed. Thus, the state in which the metal thin film layer 40 of the window 72 is removed is shown in FIG. 2D. Of course, the method of removing the metal thin film layer 40 does not necessarily have to use an etching process, and in some cases, other methods such as a laser may be used.
다음으로는 상기 금속박막층(40)이 제거된 부분에 블라인드 비어 홀(32)을형성하는 공정을 진행한다. 상기 블라인드 비어 홀(32)은 상기 패널의 양면 모두에 각각 형성된다. 이와 같이 블라인드 비어 홀(32)을 천공한 후에는 패널의 양면에 남아 있는 포토리지스트(70)를 제거하게 된다. 도 2e에는 블라인드 비어 홀(32)이 천공되고 포토리지스트(70)가 제거된 상태의 패널이 도시되어 있다. 이때의 블라인드 비어 홀(32)은 상기 제2금속박막층(40')의 하면이 노출되도록 천공하여야 한다.Next, a process of forming the blind via hole 32 in the portion where the metal thin film layer 40 is removed is performed. The blind via holes 32 are formed on both sides of the panel, respectively. After the blind via hole 32 is drilled in this manner, the photoresist 70 remaining on both sides of the panel is removed. 2E shows a panel with blind via holes 32 drilled and photoresist 70 removed. In this case, the blind via hole 32 should be drilled to expose the bottom surface of the second metal thin film layer 40 ′.
상기 포토리지스트(70)를 제거한 후에는 노출되어 있는 상기 금속박막층(40)과 블라인드 비어 홀(32)의 내부에 도금층(42)을 형성한다. 이때 형성되는 도금층(42)의 두께는 상기 금속박막층(40)과 합쳐져 제2 금속박막층(40')의 두께와 대략 같아지게 형성된다. 그리고 상기 도금층(42)은 상기 제2금속박막층(40')과 상기 블라인드 비어홀(32)을 통해 전기적으로 연결된다. 이와 같은 상태가 도 2f에 도시되어 있다.After removing the photoresist 70, a plating layer 42 is formed in the exposed metal thin film layer 40 and the blind via hole 32. At this time, the thickness of the plating layer 42 formed is combined with the metal thin film layer 40 and is formed to be approximately equal to the thickness of the second metal thin film layer 40 '. The plating layer 42 is electrically connected to the second metal thin film layer 40 ′ through the blind via hole 32. This state is shown in FIG. 2F.
그리고는 상기 도금층(42)과 금속박막층(40)에 회로패턴을 형성하기 위한 공정이 진행된다. 먼저 상기 도금층(42) 상에 포토리지스트(70')를 도포한다. 물론 회로패턴의 설계에 따라서 적절한 위치에 윈도우(72')가 형성된다. 이와 같은 포토리지스트(70')는 이후의 노광, 현상 및 에칭 등의 공정을 위한 것이다. 도 2g에 포토리지스트(70')가 도금층(42) 상에 입혀져 있는 것이 도시되어 있다.Then, a process for forming a circuit pattern on the plating layer 42 and the metal thin film layer 40 is performed. First, a photoresist 70 'is coated on the plating layer 42. Of course, the window 72 'is formed at an appropriate position according to the design of the circuit pattern. Such photoresist 70 'is for subsequent exposure, development and etching processes. The photoresist 70 'is coated on the plating layer 42 in FIG. 2G.
다음으로는 상기 패널의 양면에 노광, 현상 및 에칭공정을 진행한다. 이와 같은 공정을 통해 상기 윈도우(72')에 해당되는 부분의 도금층(42)과 금속박막층(40)이 제거되고, 상기 포토리지스트(70')가 제거되면, 원하는 회로패턴이 형성된다. 이와 같은 상태가 도 2h에 도시되어 있다.Next, exposure, development, and etching processes are performed on both surfaces of the panel. Through this process, when the plating layer 42 and the metal thin film layer 40 of the portion corresponding to the window 72 'are removed, and the photoresist 70' is removed, a desired circuit pattern is formed. This state is shown in FIG. 2H.
상기와 같이 회로패턴이 완성된 후에는 이들 사이의 절연특성을 향상시키기고 회로의 손상(인접 회로패턴과의 도통 등)을 막기 위해 포토솔더리지스트(Photo Solder Resist)(80)를 도 2i에서와 같이 패널 양면의 회로패턴을 덮도록 도포한다. 그리고 현상과 큐어링(curing)공정을 통해, 예를 들어 와이어 본딩이나 솔더볼 본딩을 위한 본딩패드(46)를 형성한다.(도 2j 참고)After the circuit pattern is completed as described above, a photo solder resist 80 is shown in FIG. 2I to improve insulation properties therebetween and prevent damage to the circuit (conduction with adjacent circuit patterns, etc.). Apply to cover the circuit pattern on both sides of the panel as shown. And through the development and curing (curing) process, for example, to form a bonding pad 46 for wire bonding or solder ball bonding (see Fig. 2j).
그리고는 상기 본딩패드(46)에 금도금공정을 수행한다. 이는 칩을 실장하여 패키징하는 공정에서 와이어나 솔더볼의 본딩력을 강화하기 위한 공정이다. 이와 같이 본딩패드(46)에 금도금층(48)이 형성된 상태가 도 2k에 도시되어 있다.Then, a gold plating process is performed on the bonding pads 46. This is a process for reinforcing the bonding force of wires or solder balls in the process of mounting and packaging chips. As described above, the gold plating layer 48 is formed on the bonding pads 46 in FIG. 2K.
상기와 같이 하여 상기 원단기판(20)의 일면, 즉 제1금속박막층(40) 상에 회로패턴을 완성하고 나면, 상기 제2금속박막층(40')의 부분에 회로패턴을 형성하기 위한 공정이 진행된다.After the circuit pattern is completed on one surface of the original substrate 20, that is, the first metal thin film layer 40 as described above, a process for forming the circuit pattern on the portion of the second metal thin film layer 40 ′ is performed. Proceed.
먼저, 캐리어(50) 부분을 가로로 절단하여 상기 원단기판(20)을 분리한다. 이때, 상기 이형재(60)의 존재에 의해 상기 제2금속박막층(40)과 캐리어(50)사이가 보다 용이하게 분리된다.First, the carrier 50 is cut horizontally to separate the distal substrate 20. At this time, the presence of the release material 60 is more easily separated between the second metal thin film layer 40 and the carrier 50.
도 3a에 도시된 바와 같이 상기 캐리어(50)를 절단하여 양측의 원단기판(20)을 분리한 후, 회로패턴이 형성된 원단기판(20)의 면(금도금층(48)이 형성된 면)을 서로 마주보게 다시 캐리어(50')를 사용하여 접착한다. 이와 같이 하면 상기 제2금속박막층(40')이 상하면으로 노출되도록 패널이 형성된다. 이때 이미 형성된 회로패턴과 상기 캐리어(50')의 사이에는 역시 이형재(60')가 위치된다.(도 3b 참고)As shown in FIG. 3A, the carrier 50 is cut to separate the distal substrates 20 on both sides, and then the surfaces of the distal substrate 20 on which the circuit pattern is formed (the surface on which the gold-plated layer 48 is formed) are separated from each other. Face each other using the carrier 50 'again. In this way, the panel is formed such that the second metal thin film layer 40 'is exposed to the upper and lower surfaces. At this time, the release member 60 'is also positioned between the circuit pattern already formed and the carrier 50' (see FIG. 3B).
다음으로 상기 제2금속박막층(40') 상에 회로패턴의 형성을 위한 포토리지스트(70")를 도포한다. 이때 회로패턴의 설계에 따라 필요한 위치에 윈도우(72")를 형성한다. 이와 같은 상태가 도 3c에 도시되어 있다.Next, a photoresist 70 ″ is formed on the second metal thin film layer 40 'to form a circuit pattern. At this time, a window 72 ″ is formed at a required position according to the design of the circuit pattern. This state is illustrated in FIG. 3C.
그리고는 상기 포토리지스트(70")가 도포되어 있는 패널의 양면에 노광, 현상 및 에칭공정을 수행한다. 이와 같이 하여 상기 윈도우(72")부분을 제거하면 도 3d에 도시된 바와 같이 된다. 에칭공정을 마친 후에는 상기 포토리지시트(70")를 제거한다. 이와 같이 되면 상기 제2금속박막층(40')에 회로패턴의 형성이 완성된다.(도 3e 참조)Then, exposure, development, and etching processes are performed on both surfaces of the panel on which the photoresist 70 ″ is applied. In this way, the window 72 ″ is removed, as shown in FIG. 3D. After completion of the etching process, the photoresist sheet 70 " is removed. In this case, the formation of the circuit pattern on the second metal thin film layer 40 'is completed (see FIG. 3E).
다음으로는 회로패턴의 절연을 위해 포토솔더리지스트(80')를, 도 3f에 도시된 바와 같이, 도포하게 된다. 그리고 현상과 큐어링(curing)공정을 통해, 예를 들어 와이어 본딩이나 솔더볼의 본딩을 위한 본딩패드(46')를 형성한다.(도 3g 참고)Next, a photo solder resist 80 'is coated to insulate the circuit pattern, as shown in FIG. 3F. Through the development and curing process, for example, a bonding pad 46 'is formed for wire bonding or solder ball bonding (see FIG. 3G).
그리고는 상기 본딩패드(46')에 금도금공정을 수행한다. 이는 칩을 실장하여 패키징하는 공정에서 와이어 및 솔더볼의 본딩력을 강화하기 위한 공정이다. 이와 같이 본딩패드(46')에 금도금층(48')이 형성된 상태가 도 3h에 도시되어 있다.Then, a gold plating process is performed on the bonding pad 46 '. This is a process for reinforcing the bonding force of the wire and the solder ball in the process of mounting and packaging the chip. The gold plating layer 48 'is formed on the bonding pad 46' as shown in FIG. 3H.
마지막으로 상기 캐리어(50')를 가로로 절단하고 제거하여 분리하면 각각의 원단기판(20)이 인쇄회로기판(90)으로 완성된다. 이와 같은 상태가 도 3i에 도시되어 있다.Finally, when the carrier 50 'is horizontally cut, removed, and separated, each original substrate 20 is completed with a printed circuit board 90. This state is shown in FIG. 3I.
한편, 본 발명의 공정에서 상기 제2금속박막층(40')에 회로패턴을 형성함에 있어서는 별도의 도금공정을 수행하지 않고, 원래의 두께의 금속박막층(40')을 에칭공정을 통해 회로패턴으로 형성하였다.Meanwhile, in forming the circuit pattern on the second metal thin film layer 40 'in the process of the present invention, the metal thin film layer 40' having the original thickness is used as the circuit pattern through the etching process without performing a separate plating process. Formed.
이와 같은 공정이 가능하게 되는 것은 상기 제1 금속박막층(40)과 제2 금속박막층(40')의 전기적 연결이 이미 상기 제1금속박막층(40)에 회로패턴을 형성하는 과정에서 상기 블라인드 비어홀(32)을 통해 이루어 졌기 때문이다. 따라서 상기 제2 금속박막층(40')에 회로패턴을 형성하는 과정에서는 별도로 인쇄회로기판(90)의 상면과 하면 사이의 회로패턴 사이를 전기적으로 연결하기 위한 도금공정이 필요없게 된다.Such a process becomes possible because the blind via hole in the process of forming a circuit pattern on the first metal thin film layer 40 by the electrical connection between the first metal thin film layer 40 and the second metal thin film layer 40 '. (32) through. Therefore, in the process of forming a circuit pattern on the second metal thin film layer 40 ′, a plating process for electrically connecting the circuit patterns between the upper and lower surfaces of the printed circuit board 90 is unnecessary.
위에서 상세히 설명한 바와 같은 본 발명에 의한 인쇄회로기판의 제조방법에서는 인쇄회로기판의 일면에 형성되는 회로패턴을 위한 금속박막층을 미리 필요한 두께만큼 형성된 것을 사용하므로 회로패턴을 형성하는 과정에서 금속도금을 수행하는 것에 비해 위치에 따른 두께 편차를 줄일 수 있어 상대적으로 미세한 회로패턴을 형성할 수 있게 되는 이점이 있다.In the method of manufacturing a printed circuit board according to the present invention as described in detail above, since the metal thin film layer for the circuit pattern formed on one surface of the printed circuit board is formed to have a required thickness in advance, metal plating is performed in the process of forming the circuit pattern. Compared to the thickness variation according to the position can be reduced, there is an advantage that can be formed a relatively fine circuit pattern.
즉, 절연층을 중심으로 상하면의 금속박막을 전기적으로 연결하기 위한 도금층의 형성시, 상하면의 금속박막을 도금두께를 고려하여 다른 두께를 가지도록 하여 도금층 형성시 필요한 회로패턴의 두께를 정확하게 형성하는 것이 가능하여 미세회로패턴 형성에 유리하다.That is, when forming a plating layer for electrically connecting the upper and lower metal thin films with respect to the insulating layer, the thickness of the circuit pattern required for forming the plating layer is precisely formed by having the upper and lower metal thin films having different thicknesses in consideration of the plating thickness. It is possible to advantageously form a fine circuit pattern.
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