JPH10126056A - Manufacturing method of printed wiring board - Google Patents

Manufacturing method of printed wiring board

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Publication number
JPH10126056A
JPH10126056A JP8297152A JP29715296A JPH10126056A JP H10126056 A JPH10126056 A JP H10126056A JP 8297152 A JP8297152 A JP 8297152A JP 29715296 A JP29715296 A JP 29715296A JP H10126056 A JPH10126056 A JP H10126056A
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JP
Japan
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circuit pattern
insulating layer
wiring board
recess
printed wiring
Prior art date
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Pending
Application number
JP8297152A
Other languages
Japanese (ja)
Inventor
Yasuaki Seki
保明 関
Koichi Kamiyama
孝一 神山
Hideji Mochizuki
秀司 望月
Shinji Suga
慎司 菅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Victor Company of Japan Ltd
Original Assignee
Victor Company of Japan Ltd
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Publication date
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Publication of JPH10126056A publication Critical patent/JPH10126056A/en
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Abstract

PROBLEM TO BE SOLVED: To provide a manufacturing method of a printed wiring board for enhancing the reliability of bonding of chip parts and semiconductor devices to the printed wiring board. SOLUTION: When a first circuit pattern 2 is formed on an insulating substrate 1, an insulating layer 3 is formed on the first circuit pattern 2, a second circuit pattern 4 is formed on the insulating layer 3, and a recess 9 is formed by penetrating the insulating layer 3 so as to expose a part of the first circuit pattern 2, the insulating layer 3 and the second circuit pattern 4 are formed while masking the part of the first circuit pattern 2 with a mask material 7 of the size corresponding to that of the recess 9, and then the recess 9 is exposed by removing the mask material 7.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、プリント配線基板
の製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a printed wiring board.

【0002】[0002]

【従来の技術】近年、プリント配線基板への高密度な部
品実装を実現するために、プリント配線基板の多層化が
図られると共に、プリント配線基板上にベアチップ型半
導体素子を直接搭載するなどが行われている。尚、上記
したベアチップ型半導体素子とは、外装ケースを設ける
ことなく、裸の状態で半導体素子を形成したものであ
る。
2. Description of the Related Art In recent years, in order to realize high-density component mounting on a printed wiring board, a multilayer printed wiring board has been attempted, and a bare chip semiconductor element has been directly mounted on the printed wiring board. Have been done. Note that the bare chip type semiconductor element described above is one in which the semiconductor element is formed in a bare state without providing an outer case.

【0003】ここで、まず、プリント配線基板の多層化
について図3を用いて説明する。図3(A)〜(E)に
示した従来例におけるプリント配線基板の製造方法で
は、例えばガラスエポキシからなる絶縁基板1の上下面
に第1回路パターン2,2を形成すると共に、例えば上
面側の第1回路パターン2と接続してチップ部品接続用
の電極2a,2aを形成する{図3(A)}。次に、こ
の第1回路パターン2,2上に絶縁層3,3を形成する
{図3(B)}。この時、上面側の第1回路パターン
2,2の電極2a,2aにも同時に絶縁層3が形成され
る。次に、絶縁層3,3上に第2回路パターン4,4を
形成する{図3(C)}。
[0003] First, the multilayer structure of a printed wiring board will be described with reference to FIG. In the method of manufacturing a printed wiring board in the conventional example shown in FIGS. 3A to 3E, the first circuit patterns 2 and 2 are formed on the upper and lower surfaces of the insulating substrate 1 made of, for example, glass epoxy, 3A is formed by connecting to the first circuit pattern 2 {FIG. 3A}. Next, insulating layers 3 and 3 are formed on the first circuit patterns 2 and 2 (FIG. 3B). At this time, the insulating layer 3 is simultaneously formed on the electrodes 2a, 2a of the first circuit patterns 2, 2 on the upper surface side. Next, the second circuit patterns 4 and 4 are formed on the insulating layers 3 and 3 (FIG. 3C).

【0004】次に、上面側の第1回路パターン2の電極
2a,2a近傍を露出させるために、絶縁層3を図示し
ないルーターなどを用いた機械加工又はレーザ加工によ
り削り取って絶縁層3より引っ込んで凹部5を形成し、
凹部5内に電極2a,2aを露出させる{図3
(D)}。そして、凹部5内に露出した電極2a,2a
とチップ部品6の電極6a,6aとを接続している{図
3(E)}。
Next, in order to expose the vicinity of the electrodes 2a, 2a of the first circuit pattern 2 on the upper surface side, the insulating layer 3 is scraped off by machining or laser processing using a router (not shown) or the like, and is withdrawn from the insulating layer 3. To form a recess 5,
The electrodes 2a, 2a are exposed in the recess 5 {FIG.
(D)}. Then, the electrodes 2a, 2a exposed in the recess 5 are formed.
And the electrodes 6a of the chip component 6 (FIG. 3 (E)).

【0005】一方、プリント配線基板上にベアチップ型
半導体素子をフリップチップ実装して、ベアチップ型半
導体素子を封止樹脂で封止する方法について、図4及び
図5を用いて説明する。尚、上記したフリップチップ実
装とは、接続用のワイヤを用いることなくベアチップ型
半導体素子をプリント配線基板上に接続することであ
る。
On the other hand, a method of flip-chip mounting a bare chip type semiconductor element on a printed wiring board and sealing the bare chip type semiconductor element with a sealing resin will be described with reference to FIGS. 4 and 5. FIG. Note that the above-described flip chip mounting refers to connecting a bare chip type semiconductor element on a printed wiring board without using a connection wire.

【0006】一般的に、プリント配線基板上にベアチッ
プ型半導体素子をフリップチップ実装する際、プリント
配線基板に形成した回路パターン中の電極とベアチップ
型半導体素子の電極(バンプ)とを接続し、且つ、プリ
ント配線基板とベアチップ型半導体素子との隙間にバン
プを覆うようにエポキシ系の封止樹脂を充填することに
より、その接続の信頼性を確保すると共に、バンプにか
かる応力の緩和や耐湿性の向上を図っている。
Generally, when a bare chip type semiconductor element is flip-chip mounted on a printed wiring board, electrodes in a circuit pattern formed on the printed wiring board are connected to electrodes (bumps) of the bare chip type semiconductor element, and By filling the gap between the printed wiring board and the bare chip type semiconductor element with epoxy-based sealing resin to cover the bump, the reliability of the connection is ensured, and the stress applied to the bump is relaxed and the moisture resistance is improved. We are improving.

【0007】しかしながら、最近のベアチップ型半導体
素子の傾向としては、多電極化(例えば、1チップ当た
り400電極)、狭ピッチ化(例えば、電極間ピッチが
85ミクロンピッチ、バンプ間の間隙が25ミクロン)
及び大型化(例えば、チップサイズが10mm以上×1
0mm以上)が進められている。また、ベアチップ型半
導体素子のバンプ間の間隙や、プリント配線基板とベア
チップ型半導体素子との間隙は、一層小さくなり(例え
ば、40ミクロン以下)、しかもベアチップ型半導体素
子が大きくなっているため、封止樹脂として高流動性の
封止樹脂を用いている。
However, recent trends in bare chip type semiconductor devices are to increase the number of electrodes (for example, 400 electrodes per chip) and to reduce the pitch (for example, the pitch between electrodes is 85 μm, the gap between bumps is 25 μm). )
(For example, a chip size of 10 mm or more × 1)
0 mm or more). In addition, the gap between the bumps of the bare chip type semiconductor element and the gap between the printed wiring board and the bare chip type semiconductor element are further reduced (for example, 40 μm or less). A high-fluidity sealing resin is used as the sealing resin.

【0008】しかし、上述のような条件下でベアチップ
型半導体素子を適切に封止するために、封止樹脂の流動
性を高めると、封止すべき領域外に封止樹脂が流出する
といった問題が発生する。これを防止する為に、封止樹
脂の粘度を精密に制御することは、相当困難である。
However, if the fluidity of the sealing resin is increased in order to properly seal the bare chip type semiconductor element under the above-described conditions, the sealing resin flows out of the region to be sealed. Occurs. In order to prevent this, it is very difficult to precisely control the viscosity of the sealing resin.

【0009】そこで、図4(A)〜(E)に示した従来
例における一例のベアチップ型半導体素子への封止方法
では、例えばガラスエポキシからなる絶縁基板11上の
所定位置に、回路パターン12と接続したベアチップ型
半導体素子接続用の電極12a,12aが形成される
{図4(A)}。次に、絶縁基板11の回路パターン1
2上に、絶縁層13が形成される{図4(B)}。次
に、絶縁基板11上の電極12a,12a近傍を図示し
ないルーターなどを用いた機械加工又はレーザ加工によ
り削り取り、絶縁層13より引っ込んだ凹部14が後述
のベアチップ型半導体素子15の外形より大きく形成さ
れ、この凹部14内で電極12a,12aが露出される
{図4(C)}。次に、ベアチップ型半導体素子15の
電極(バンプ)15a,15aが、凹部14内に露出し
た電極12a,12aと接合される{図4(D)}。更
に、ディスペンサー16により、例えば粘度600cps
のエポキシ樹脂からなる高流動性の封止樹脂17が凹部
14内に注入され、凹部14内が封止樹脂17で充填さ
れる{図4(E)}。
Therefore, in the conventional method of sealing a semiconductor device to a bare chip type semiconductor device shown in FIGS. 4A to 4E, a circuit pattern 12 is placed at a predetermined position on an insulating substrate 11 made of, for example, glass epoxy. The electrodes 12a, 12a for connecting the bare chip type semiconductor element connected to the substrate are formed {FIG. 4 (A)}. Next, the circuit pattern 1 on the insulating substrate 11
2, an insulating layer 13 is formed {FIG. 4 (B)}. Next, the vicinity of the electrodes 12a, 12a on the insulating substrate 11 is cut off by machining or laser processing using a router or the like (not shown), and a concave portion 14 recessed from the insulating layer 13 is formed larger than the outer shape of a bare chip type semiconductor element 15 described later. Then, the electrodes 12a, 12a are exposed in the recesses 14 (FIG. 4C). Next, the electrodes (bumps) 15a, 15a of the bare chip type semiconductor element 15 are bonded to the electrodes 12a, 12a exposed in the recess 14 (FIG. 4D). Further, the dispenser 16 provides, for example, a viscosity of 600 cps.
A highly fluid sealing resin 17 made of epoxy resin is injected into the concave portion 14 and the inside of the concave portion 14 is filled with the sealing resin 17 (FIG. 4E).

【0010】更に、上記と異なる方法で、図5(A)〜
(D)に示した従来例における他例のベアチップ型半導
体素子への封止方法では、例えばガラスエポキシからな
る絶縁基板11上の所定位置に、回路パターン12と接
続したベアチップ型半導体素子接続用の電極12a,1
2aが形成される{図5(A)}。次に、ベアチップ型
半導体素子15の外形より大きく、且つ、厚みが1mm
程度で略矩形状に囲った規制枠18を用意し、この規制
枠18を絶縁基板11上の電極12a,12aを囲って
載置することにより、規制枠18内に凹部19が形成さ
れる{図5(B)}。次に、ベアチップ型半導体素子1
5の電極(バンプ)15a,15aが、凹部19内に露
出した電極12a,12aと接合される{図5
(C)}。更に、ディスペンサー16により、例えば粘
度600cps のエポキシ樹脂からなる高流動性の封止樹
脂17が凹部19内に注入され、凹部19内が封止樹脂
17で充填される{図5(D)}。
Further, in a method different from the above, FIGS.
In the sealing method for a bare chip type semiconductor element of another example in the conventional example shown in (D), a bare chip type semiconductor element connecting with the circuit pattern 12 is connected to a predetermined position on an insulating substrate 11 made of, for example, glass epoxy. Electrodes 12a, 1
2a is formed {FIG. 5 (A)}. Next, it is larger than the outer shape of the bare chip type semiconductor element 15 and has a thickness of 1 mm.
By preparing a regulation frame 18 surrounded in a substantially rectangular shape by the degree, and placing the regulation frame 18 around the electrodes 12a, 12a on the insulating substrate 11, a concave portion 19 is formed in the regulation frame 18. FIG. 5 (B)}. Next, bare chip type semiconductor element 1
5 are joined to the electrodes 12a, 12a exposed in the recess 19 (FIG. 5).
(C)}. Further, a highly fluid sealing resin 17 made of, for example, an epoxy resin having a viscosity of 600 cps is injected into the recess 19 by the dispenser 16, and the recess 19 is filled with the sealing resin 17 (FIG. 5D).

【0011】[0011]

【発明が解決しようとする課題】ところで、図3に示し
た従来例におけるプリント配線基板の製造方法では、第
1回路パターン2,2の電極2a,2aを露出させるた
めに、絶縁層3を図示しないルーターなどを用いた機械
加工又はレーザ加工により削り取って、絶縁層3より引
っ込んで凹部5を形成しているものであるが、電極2
a,2aの厚みは高々18〜70ミクロンであり、この
厚みを損なわず、正確に凹部5を形成することは困難で
あり、電極2a,2aに大きなダメージを与えたり、電
極2a,2aの露出が不十分であることが多かった。
In the conventional method of manufacturing a printed wiring board shown in FIG. 3, the insulating layer 3 is shown in order to expose the electrodes 2a of the first circuit patterns 2 and 2. The recessed portion 5 is formed by machining or laser processing using a router or the like which is not formed, and is recessed from the insulating layer 3 to form the concave portion 5.
The thickness of each of the electrodes 2a and 2a is 18 to 70 microns at most, and it is difficult to form the concave portion 5 accurately without impairing the thickness. Was often inadequate.

【0012】また、図4に示した従来例におけるプリン
ト配線基板の製造方法では、回路パターン12の電極1
2a,12aにベアチップ型半導体素子15の電極(バ
ンプ)15a,15aを接続し、両電極(12a,12
a),(15a,15a)を封止樹脂17で封止するた
めに、絶縁層13より引っ込んで凹部14を形成する時
に、絶縁層13を図示しないルーターなどを用いた機械
加工又はレーザ加工により削り取っているので、図3と
同様な問題が発生している。
In the method of manufacturing a printed wiring board in the conventional example shown in FIG.
The electrodes (bumps) 15a, 15a of the bare chip type semiconductor element 15 are connected to 2a, 12a, and both electrodes (12a, 12a) are connected.
In order to seal a) and (15a, 15a) with the sealing resin 17, when the recessed portion 14 is formed by being retracted from the insulating layer 13, the insulating layer 13 is formed by machining using a router (not shown) or laser processing. Due to the shaving, a problem similar to that of FIG. 3 occurs.

【0013】更に、図5に示した従来例におけるプリン
ト配線基板の製造方法では、回路パターン12の電極1
2a,12aにベアチップ型半導体素子15の電極(バ
ンプ)15a,15aを接続し、両電極(12a,12
a),(15a,15a)を封止樹脂17で封止するた
めに、規制枠18を絶縁基板11上に接着しなければな
らないが、平坦性が必要な為、規制枠18の厚みは相対
的に厚いものとなり、且つ、規制枠18の周囲はデッド
スペースとなってしまい、高密度実装には不利となるな
どの問題がある。
Further, in the conventional method of manufacturing a printed wiring board shown in FIG.
The electrodes (bumps) 15a, 15a of the bare chip type semiconductor element 15 are connected to 2a, 12a, and both electrodes (12a, 12a) are connected.
In order to seal (a) and (15a, 15a) with the sealing resin 17, the regulating frame 18 must be adhered onto the insulating substrate 11, but since the flatness is required, the thickness of the regulating frame 18 is relatively small. In addition, there is a problem that the thickness becomes thicker and the periphery of the regulation frame 18 becomes a dead space, which is disadvantageous for high-density mounting.

【0014】[0014]

【課題を解決するための手段】本発明は上記課題に鑑み
てなされたものであり、第1の発明は、絶縁基板上に回
路パターンを形成し、且つ、該回路パターン上に絶縁層
を形成し、且つ、前記回路パターンの一部を露出させる
べく前記絶縁層を貫通して凹部を形成する際、前記凹部
に対応する大きささのマスク材で前記回路パターンの一
部をマスキングしたまま前記絶縁層を形成し、その後前
記マスク材を剥離して前記凹部を形成することを特徴と
したプリント配線基板の製造方法である。
Means for Solving the Problems The present invention has been made in view of the above problems, and a first invention is to form a circuit pattern on an insulating substrate and form an insulating layer on the circuit pattern. And forming a recess through the insulating layer so as to expose a part of the circuit pattern, and forming the recess while masking a part of the circuit pattern with a mask material having a size corresponding to the recess. A method for manufacturing a printed wiring board, comprising: forming a layer; and thereafter, peeling off the mask material to form the recess.

【0015】また、第2の発明は、絶縁基板上に第1回
路パターンを形成し、且つ、該第1回路パターン上に絶
縁層を形成し、且つ、該絶縁層上に第2回路パターンを
形成すると共に、前記第1回路パターンの一部を露出さ
せるべく前記絶縁層を貫通して凹部を形成する際、前記
凹部に対応する大きささのマスク材で前記第1回路パタ
ーンの一部をマスキングしたまま前記絶縁層及び前記第
2回路パターンを形成し、その後前記マスク材を剥離し
て前記凹部を形成することを特徴としたプリント配線基
板の製造方法である。
According to a second aspect of the present invention, a first circuit pattern is formed on an insulating substrate, an insulating layer is formed on the first circuit pattern, and a second circuit pattern is formed on the insulating layer. When forming and forming a recess through the insulating layer to expose a portion of the first circuit pattern, a portion of the first circuit pattern is masked with a mask material having a size corresponding to the recess. Forming the insulating layer and the second circuit pattern as it is, and then peeling off the mask material to form the concave portion.

【0016】更に、第3の発明は、プリント配線基板上
に半導体素子用の電極を有する回路パターンを形成し、
且つ、半導体素子の外形よりも大きなマスク材で前記電
極近傍をマスキングしたまま前記回路パターン上に絶縁
層を形成し、その後前記マスク材を剥離して前記絶縁層
を貫通して凹部を形成すると共に、この凹部内に露出し
た前記電極と前記半導体素子の電極とを接合して該凹部
内に封止樹脂を充填させることを特徴としたプリント配
線基板の製造方法である。
In a third aspect of the present invention, a circuit pattern having an electrode for a semiconductor element is formed on a printed wiring board.
In addition, an insulating layer is formed on the circuit pattern while masking the vicinity of the electrode with a mask material larger than the outer shape of the semiconductor element, and then the mask material is peeled off to form a recess through the insulating layer. A method for manufacturing a printed wiring board, characterized in that the electrode exposed in the recess and the electrode of the semiconductor element are joined to fill the recess with a sealing resin.

【0017】[0017]

【発明の実施の形態】以下に本発明に係わるプリント配
線基板の製造方法の一実施例を図1及び図2を参照し
て、<第1実施例>,<第2実施例>の順に詳細に説明
する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method of manufacturing a printed wiring board according to the present invention will be described below in detail in the order of <first embodiment> and <second embodiment> with reference to FIGS. Will be described.

【0018】<第1実施例>図1は本発明に係わる第1
実施例のプリント配線基板の製造方法を工程順に示した
図である。
<First Embodiment> FIG. 1 shows a first embodiment according to the present invention.
It is a figure showing the manufacturing method of the printed wiring board of an example in order of a process.

【0019】図1に示した本発明に係わる第1実施例の
プリント配線基板の製造方法は、プリント配線基板への
高密度な部品実装を実現するために、プリント配線基板
の多層化を図る際に改良したプリント配線基板の製造技
術である。
The method of manufacturing a printed wiring board according to the first embodiment of the present invention shown in FIG. 1 is used to increase the number of layers of the printed wiring board in order to realize high-density component mounting on the printed wiring board. This is a technique for manufacturing a printed wiring board that has been improved to the following.

【0020】まず、図1(A)に示した如く、例えばガ
ラスエポキシからなる絶縁基板1の上下面に第1回路パ
ターン2,2を形成すると共に、例えば上面側の第1回
路パターン2と接続してチップ部品接続用の電極2a,
2aを形成する。尚、第1回路パターン2は18〜70
ミクロンの厚みで銅メッキ処理した後に、適宜な形状に
エッチング処理して得られる。
First, as shown in FIG. 1A, first circuit patterns 2 and 2 are formed on the upper and lower surfaces of an insulating substrate 1 made of, for example, glass epoxy, and connected to the first circuit pattern 2 on the upper surface, for example. And the electrodes 2a for connecting chip components,
2a is formed. The first circuit pattern 2 is 18 to 70
It is obtained by performing a copper plating process with a thickness of a micron, followed by an etching process into an appropriate shape.

【0021】次に、図1(B)に示した如く、後述する
チップ部品6の外形より一回り大きなマスク材7を用意
し、このマスク材7を第1回路パターン2の電極2a,
2aをマスキングするように絶縁基板1上に貼り付け
る。この際、実施例ではマスク材7として略矩形状に切
断したテープなどを用いているが、これに限ることな
く、ストリップコート材など適宜なものを用いても良
い。
Next, as shown in FIG. 1B, a mask material 7 which is slightly larger than the outer shape of a chip component 6 to be described later is prepared, and this mask material 7 is attached to the electrodes 2a and 2a of the first circuit pattern 2.
2a is attached on the insulating substrate 1 so as to be masked. At this time, in the embodiment, a tape or the like cut into a substantially rectangular shape is used as the mask material 7, but the present invention is not limited to this, and an appropriate material such as a strip coat material may be used.

【0022】次に、図1(C)に示した如く、絶縁基板
1に貼り付けたマスク材7で第1回路パターン2の電極
2a,2aをマスキングしたまま、上下面に形成した第
1回路パターン2,2上に、エポキシ樹脂などを用いて
絶縁層3,3を形成する。この際、絶縁層3,3の厚さ
は40〜100ミクロンの厚さで、且つ、マスク材7の
厚さと略同じか又は薄めに設定している。
Next, as shown in FIG. 1C, while the electrodes 2a, 2a of the first circuit pattern 2 are masked by the mask material 7 attached to the insulating substrate 1, the first circuit formed on the upper and lower surfaces is formed. The insulating layers 3 and 3 are formed on the patterns 2 and 2 using an epoxy resin or the like. At this time, the thickness of the insulating layers 3 and 3 is set to a thickness of 40 to 100 microns and substantially the same as or smaller than the thickness of the mask material 7.

【0023】次に、図1(D)に示した如く、絶縁基板
1の上下に形成した絶縁層3,3を貫通するようにスル
ーホール用の孔8を穿設する。
Next, as shown in FIG. 1D, through holes 8 are formed so as to penetrate the insulating layers 3 and 3 formed above and below the insulating substrate 1.

【0024】次に、図1(E)に示した如く、絶縁基板
1の上下に形成した絶縁層3,3の上に第2回路パター
ン4,4を形成する。この時、スルーホール用の孔8内
にも銅メッキが入り込むため、スルーホールは第1,第
2回路パターン2,4に接続される。
Next, as shown in FIG. 1E, the second circuit patterns 4 and 4 are formed on the insulating layers 3 and 3 formed above and below the insulating substrate 1. At this time, since the copper plating also enters into the through hole 8, the through hole is connected to the first and second circuit patterns 2 and 4.

【0025】次に、図1(F)に示した如く、ここで、
絶縁基板1上に貼り付けたマスク材7を剥離すると、上
面側の絶縁層3を貫通して凹部9が形成される。この凹
部9内には電極2a,2aが露出している。その後、凹
部9内に露出した電極2a,2aとチップ部品6の電極
6a,6aとを接続している。
Next, as shown in FIG. 1 (F),
When the mask material 7 stuck on the insulating substrate 1 is peeled off, a recess 9 is formed through the insulating layer 3 on the upper surface side. The electrodes 2a, 2a are exposed in the recess 9. After that, the electrodes 2a, 2a exposed in the recess 9 are connected to the electrodes 6a, 6a of the chip component 6.

【0026】尚、実施例では、チップ部品6を多層化し
たプリント配線基板に取り付ける場合を説明したが、多
層化することなく単層の場合でも、回路パターンの一部
をマスク材でマスキングしたまま回路パターン上に絶縁
層を形成し、その後マスク材を剥離して絶縁層を貫通し
て凹部を形成すれば良いものである。
In this embodiment, the case where the chip component 6 is mounted on a multilayer printed wiring board has been described. However, even in the case of a single layer without multilayering, a part of the circuit pattern is masked with a mask material. What is necessary is just to form an insulating layer on the circuit pattern, then peel off the mask material and form a recess through the insulating layer.

【0027】<第2実施例>図2は本発明に係わる第2
実施例のプリント配線基板の製造方法を工程順に示した
図である。
<Second Embodiment> FIG. 2 shows a second embodiment according to the present invention.
It is a figure showing the manufacturing method of the printed wiring board of an example in order of a process.

【0028】図2に示した本発明に係わる第2実施例の
プリント配線基板の製造方法では、プリント配線基板へ
の高密度な部品実装を実現するために、プリント配線基
板上にベアチップ型半導体素子をフリップチップ実装す
る際に改良したプリント配線基板の製造技術である。
In the method of manufacturing a printed wiring board according to the second embodiment of the present invention shown in FIG. 2, a bare chip type semiconductor element is mounted on the printed wiring board in order to realize high-density component mounting on the printed wiring board. This is a technique for manufacturing a printed wiring board improved when flip-chip mounting is performed.

【0029】まず、図2(A)に示した如く、例えばガ
ラスエポキシからなる絶縁基板11の上面に回路パター
ン12を形成すると共に、この回路パターン12と接続
してベアチップ型半導体素子接続用の電極12a,12
aを形成する。尚、回路パターン12は18〜70ミク
ロンの厚みで銅メッキ処理した後に、適宜な形状にエッ
チング処理して得られる。更に、回路パターン12は予
め積層された銅張積層板による場合もある。
First, as shown in FIG. 2A, a circuit pattern 12 is formed on the upper surface of an insulating substrate 11 made of, for example, glass epoxy, and connected to the circuit pattern 12 to form an electrode for connecting a bare chip type semiconductor element. 12a, 12
a is formed. The circuit pattern 12 is obtained by performing a copper plating process with a thickness of 18 to 70 microns and then performing an etching process into an appropriate shape. Further, the circuit pattern 12 may be a copper-clad laminate laminated in advance.

【0030】次に、図2(B)に示した如く、後述する
ベアチップ型半導体素子15の外形より一回り大きなマ
スク材20を用意し、このマスク材20を回路パターン
12の電極12a,12aをマスキングするように絶縁
基板11上に貼り付ける。この際、実施例ではマスク材
20として略矩形状に切断したテープなどを用いている
が、これに限ることなく、ストリップコート材など適宜
なものを用いても良い。
Next, as shown in FIG. 2B, a mask material 20 which is slightly larger than the outer shape of the bare chip type semiconductor element 15 described later is prepared, and this mask material 20 is used for the electrodes 12a, 12a of the circuit pattern 12. It is attached on the insulating substrate 11 so as to be masked. At this time, in the embodiment, a tape or the like cut into a substantially rectangular shape is used as the mask material 20. However, the present invention is not limited to this, and an appropriate material such as a strip coat material may be used.

【0031】次に、図2(C)に示した如く、絶縁基板
11に貼り付けたマスク材20で回路パターン12の電
極12a,12aをマスキングしたまま、回路パターン
12上に、エポキシ樹脂などを用いて絶縁層13を形成
する。この際、絶縁層13の厚さは40〜100ミクロ
ンの厚さで、且つ、マスク材20の厚さと略同じか又は
薄めに設定している。
Next, as shown in FIG. 2C, an epoxy resin or the like is applied on the circuit pattern 12 while the electrodes 12a, 12a of the circuit pattern 12 are masked by the mask material 20 attached to the insulating substrate 11. The insulating layer 13 is formed by using this. At this time, the thickness of the insulating layer 13 is set to a thickness of 40 to 100 microns and substantially the same as or thinner than the thickness of the mask material 20.

【0032】次に、図2(D)に示した如く、ここで、
絶縁基板11上に貼り付けたマスク材20を剥離する
と、絶縁層3を貫通して凹部21が形成される。この凹
部21内には電極12a,12aが露出している。
Next, as shown in FIG. 2D,
When the mask material 20 attached to the insulating substrate 11 is peeled off, a concave portion 21 is formed through the insulating layer 3. The electrodes 12a are exposed in the recess 21.

【0033】次に、図2(E)に示した如く、ベアチッ
プ型半導体素子15の電極(バンプ)15a,15a
が、凹部21内に露出した電極12a,12aと接合さ
れる。
Next, as shown in FIG. 2E, the electrodes (bumps) 15a, 15a of the bare chip type semiconductor element 15 are formed.
Are bonded to the electrodes 12a, 12a exposed in the recess 21.

【0034】更に、図2(F)に示した如く、ディスペ
ンサー16により、例えば粘度600cps のエポキシ樹
脂からなる高流動性の封止樹脂17が凹部21内に注入
され、凹部21内が封止樹脂17で充填される。
Further, as shown in FIG. 2F, a highly fluid sealing resin 17 made of, for example, an epoxy resin having a viscosity of 600 cps is injected into the recess 21 by a dispenser 16, and the inside of the recess 21 is filled with the sealing resin. Filled with 17.

【0035】以上詳述したように、本発明に係わる第
1,第2実施例のプリント配線基板の製造方法によれ
ば、回路パターン2,12の一部を露出させる際に、露
出させる部位をマスク材7,20でマスキングしたまま
回路パターン2,12上に絶縁層3,13を形成し、そ
の後マスク材7,20を剥離して絶縁層3,13を貫通
して凹部9,21を形成しているので、回路パターン
2,12を傷めることなく、凹部9,21を簡単に形成
することができ、この凹部2,12内にチップ部品6又
は半導体素子15をマウントすることができ、更に、凹
部21内にベアチップ型半導体素子15をフリップチッ
プ実装する際に封止樹脂17を充填することによりベア
チップ型半導体素子15と回路パターン12との電気的
接続部位を信頼性良く覆うことができる。
As described in detail above, according to the printed wiring board manufacturing methods of the first and second embodiments according to the present invention, when exposing a part of the circuit patterns 2 and 12, The insulating layers 3 and 13 are formed on the circuit patterns 2 and 12 while being masked by the masks 7 and 20. Thereafter, the masks 7 and 20 are peeled off to form the recesses 9 and 21 through the insulating layers 3 and 13. Therefore, the recesses 9 and 21 can be easily formed without damaging the circuit patterns 2 and 12, and the chip component 6 or the semiconductor element 15 can be mounted in the recesses 2 and 12. When the bare chip type semiconductor element 15 is flip-chip mounted in the recess 21, the sealing resin 17 is filled to reliably cover the electrical connection portion between the bare chip type semiconductor element 15 and the circuit pattern 12. It is possible.

【0036】[0036]

【発明の効果】以上詳述した本発明に係わるプリント配
線基板の製造方法によれば、回路パターンの一部を露出
させる際に、露出させる部位をマスク材でマスキングし
たまま回路パターン上に絶縁層を形成し、その後マスク
材を剥離して絶縁層を貫通して凹部を形成しているの
で、回路パターンを傷めることなく、凹部を簡単に形成
することができ、この凹部内にチップ部品又は半導体素
子をマウントすることができ、更に、凹部内にベアチッ
プ型半導体素子をフリップチップ実装する際に封止樹脂
を充填することにより半導体素子と回路パターンとの電
気的接続部位を信頼性良く覆うことができる。
According to the method of manufacturing a printed wiring board according to the present invention described in detail above, when exposing a part of a circuit pattern, an insulating layer is formed on the circuit pattern while a portion to be exposed is masked with a mask material. After that, the mask material is peeled off to form a recess through the insulating layer, so that the recess can be easily formed without damaging the circuit pattern, and a chip component or a semiconductor can be formed in the recess. The element can be mounted.Furthermore, when the bare chip type semiconductor element is flip-chip mounted in the recess, the sealing resin is filled, thereby reliably covering the electrical connection portion between the semiconductor element and the circuit pattern. it can.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係わる第1実施例のプリント配線基板
の製造方法を工程順に示した図である。
FIG. 1 is a view showing a method of manufacturing a printed wiring board according to a first embodiment of the present invention in the order of steps.

【図2】本発明に係わる第2実施例のプリント配線基板
の製造方法を工程順に示した図である。
FIG. 2 is a view showing a method of manufacturing a printed wiring board according to a second embodiment of the present invention in the order of steps.

【図3】従来例におけるプリント配線基板の製造方法を
工程順に示した図である。
FIG. 3 is a diagram showing a method of manufacturing a printed wiring board in a conventional example in the order of steps.

【図4】従来例におけるプリント配線基板の製造方法を
工程順に示した図である。
FIG. 4 is a view showing a method of manufacturing a printed wiring board in a conventional example in the order of steps.

【図5】従来例におけるプリント配線基板の製造方法を
工程順に示した図である。
FIG. 5 is a diagram showing a method of manufacturing a printed wiring board in a conventional example in the order of steps.

【符号の説明】[Explanation of symbols]

1…絶縁基板、2……第1回路パターン、2a…電極、
3…絶縁層、4…第2回路パターン、6…チップ部品、
6a…電極、7…マスク材、9…凹部、11…絶縁基
板、12……回路パターン、12a…電極、13…絶縁
層、15…ベアチップ型半導体素子、15a…電極、1
7…封止樹脂、20…マスク材、21…凹部。
DESCRIPTION OF SYMBOLS 1 ... Insulating board, 2 ... 1st circuit pattern, 2a ... Electrode,
3 ... insulating layer, 4 ... second circuit pattern, 6 ... chip parts,
6a: electrode, 7: mask material, 9: concave portion, 11: insulating substrate, 12: circuit pattern, 12a: electrode, 13: insulating layer, 15: bare chip type semiconductor element, 15a: electrode, 1
7: sealing resin, 20: mask material, 21: recess.

フロントページの続き (72)発明者 菅 慎司 神奈川県横浜市神奈川区守屋町3丁目12番 地 日本ビクター株式会社内Continuation of the front page (72) Inventor Shinji Suga 3-12-12 Moriyacho, Kanagawa-ku, Yokohama-shi, Kanagawa Japan Victor Company of Japan, Ltd.

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】絶縁基板上に回路パターンを形成し、且
つ、該回路パターン上に絶縁層を形成し、且つ、前記回
路パターンの一部を露出させるべく前記絶縁層を貫通し
て凹部を形成する際、前記凹部に対応する大きささのマ
スク材で前記回路パターンの一部をマスキングしたまま
前記絶縁層を形成し、その後前記マスク材を剥離して前
記凹部を形成することを特徴としたプリント配線基板の
製造方法。
1. A circuit pattern is formed on an insulating substrate, an insulating layer is formed on the circuit pattern, and a recess is formed through the insulating layer to expose a part of the circuit pattern. When performing the printing, the insulating layer is formed while masking a part of the circuit pattern with a mask material having a size corresponding to the concave portion, and then the mask material is peeled to form the concave portion. Manufacturing method of wiring board.
【請求項2】絶縁基板上に第1回路パターンを形成し、
且つ、該第1回路パターン上に絶縁層を形成し、且つ、
該絶縁層上に第2回路パターンを形成すると共に、前記
第1回路パターンの一部を露出させるべく前記絶縁層を
貫通して凹部を形成する際、前記凹部に対応する大きさ
さのマスク材で前記第1回路パターンの一部をマスキン
グしたまま前記絶縁層及び前記第2回路パターンを形成
し、その後前記マスク材を剥離して前記凹部を形成する
ことを特徴としたプリント配線基板の製造方法。
A first circuit pattern formed on the insulating substrate;
And forming an insulating layer on the first circuit pattern;
When forming a second circuit pattern on the insulating layer and forming a recess through the insulating layer to expose a part of the first circuit pattern, a mask material having a size corresponding to the recess is used. A method of manufacturing a printed wiring board, comprising: forming the insulating layer and the second circuit pattern while masking a part of the first circuit pattern, and then removing the mask material to form the recess.
【請求項3】プリント配線基板上に半導体素子用の電極
を有する回路パターンを形成し、且つ、半導体素子の外
形よりも大きなマスク材で前記電極近傍をマスキングし
たまま前記回路パターン上に絶縁層を形成し、その後前
記マスク材を剥離して前記絶縁層を貫通して凹部を形成
すると共に、この凹部内に露出した前記電極と前記半導
体素子の電極とを接合して該凹部内に封止樹脂を充填さ
せることを特徴としたプリント配線基板の製造方法。
3. A circuit pattern having an electrode for a semiconductor element is formed on a printed wiring board, and an insulating layer is formed on the circuit pattern while masking the vicinity of the electrode with a mask material larger than the outer shape of the semiconductor element. After that, the mask material is peeled off to form a recess through the insulating layer, and the electrode exposed in the recess and the electrode of the semiconductor element are joined to form a sealing resin in the recess. A method for manufacturing a printed wiring board, characterized by filling the substrate.
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