KR20020082295A - Circuit tape and semiconductor package using it and its manufacturing method - Google Patents
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Abstract
Description
본 발명은 다층 써킷테이프 및 이를 이용한 반도체패키지와 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 회로패턴의 갯수를 증가시키고, 그라운드(Ground) 특성을 개선하여 전기적 성능을 향상시킬 수 있는 다층 써킷테이프 및 이를 이용한 반도체패키지와 그 제조 방법에 관한 것이다.The present invention relates to a multilayer circuit tape, a semiconductor package using the same, and a method of manufacturing the same. More specifically, the multilayer circuit tape can increase electrical circuit performance by increasing the number of circuit patterns and improving ground characteristics. And a semiconductor package using the same and a method of manufacturing the same.
통상 써킷테이프(또는 써킷필름)는 도전체인 회로패턴의 배열이 가요성 유전 테이프 또는 필름(Flexible Dielectric Tape or Film)(이하, 테이프로 총칭함)에 의해 지지되도록 한 것으로서, 두께가 대략 12.5㎛ 이하인 써킷테이프도 설계 및 양산되고 있다. 이러한 써킷테이프에 의해 반도체패키징 기술이 획기적으로 변화됨은 물론이고, 상기 써킷테이프의 일면에 히트싱크를 부착함으로써 그 방열성능이 대폭 향상되기도 하였다. 또한, 이러한 써킷테이프는 양쪽의 롤러에 감아서 전 라인에 걸쳐 롤투롤(Roll To Roll)로 연속적인 작업을 할 수 있게 됨으로써 생산성(UPH)이 획기적으로 향상되었다.In general, a circuit tape (or circuit film) is such that an array of circuit patterns, which are conductors, is supported by a flexible dielectric tape or film (hereinafter, collectively referred to as tape), and has a thickness of about 12.5 μm or less. Circuit tapes are also designed and mass produced. Such a circuit tape not only drastically changes the semiconductor packaging technology, but also has a heat sink attached to one surface of the circuit tape to significantly improve its heat dissipation performance. In addition, such a circuit tape is wound on both rollers to enable continuous work on a roll to roll over the entire line, thereby improving productivity (UPH) dramatically.
이러한 단층 써킷테이프를 이용한 통상적인 반도체패키지(100')가 도1에 도시되어 있으며, 이를 참조하여 종래 기술을 설명하면 다음과 같다.A conventional semiconductor package 100 ′ using such a single layer circuit tape is shown in FIG. 1. Referring to this, a conventional technology is described below.
먼저, 대략 판상으로서 상면 중앙에 요부(3')(凹部)가 형성된 히트싱크(2')가 구비되어 있고, 상기 히트싱크(2')의 요부(3') 바닥면에는 반도체칩(5')이 접착수단(11')으로 접착되어 있다. 상기 반도체칩(5')은 상면에 다수의 입출력패드(5a')가 형성되어 있다.First, a heat sink 2 'having a recessed portion 3' is formed in the center of the upper surface in a substantially plate shape, and a semiconductor chip 5 'is formed on the bottom surface of the recessed portion 3' of the heat sink 2 '. ) Is bonded by the bonding means 11 '. The semiconductor chip 5 'has a plurality of input / output pads 5a' formed on an upper surface thereof.
상기 히트싱크(2')의 요부(3')를 제외한 상면에는 써킷테이프(10')가 접착수단(11')에 의해 접착되어 있다. 상기 써킷테이프(10')는 통상 가요성 테이프(12')를 기본층으로 그 상면에 볼랜드(13a') 및 본드핑거(13b')를 갖는 다수의 회로패턴(13')이 형성되어 있으며, 상기 회로패턴(13')중 본드핑거(13b')는 반도체칩(5')의 입출력패드(5a')와 도전성와이어(6')에 의해 상호 연결되어 있다. 물론, 상기 볼랜드(13a') 및 본드핑거(13b')를 제외한 회로패턴(13') 및 테이프(12') 상면에는 절연성 수지(14')(예를 들면, 폴리이미드)가 코팅되어 있다.The circuit tape 10 'is bonded to the upper surface of the heat sink 2' except for the recessed portion 3 'by the bonding means 11'. The circuit tape 10 'is formed of a plurality of circuit patterns 13' having a borland 13a 'and a bond finger 13b' on the upper surface of the circuit tape 10 '. The bond fingers 13b 'of the circuit pattern 13' are connected to each other by the input / output pad 5a 'and the conductive wire 6' of the semiconductor chip 5 '. Of course, an insulating resin 14 '(for example, polyimide) is coated on the upper surface of the circuit pattern 13' and the tape 12 'except for the borland 13a' and the bond finger 13b '.
계속해서, 상기 써킷테이프(10')의 볼랜드(13a')에는 도전성볼(30')이 융착되어 있으며, 상기 반도체칩(5'), 도전성와이어(6') 등은 봉지재로 봉지되어 일정 형태의 봉지부(21')가 형성되어 있다.Subsequently, a conductive ball 30 'is fused to the ball land 13a' of the circuit tape 10 ', and the semiconductor chip 5', the conductive wire 6 ', and the like are sealed with an encapsulant and fixed. The sealing part 21 'of the form is formed.
도면중 미설명 부호 22'는 액상 봉지재를 이용하여 봉지부(21')를 형성할 경우, 상기 액상 봉지재가 볼랜드(13a')쪽으로 과도하게 흘러가지 않도록 하는 댐이다.In the drawing, reference numeral 22 'denotes a dam that prevents the liquid encapsulant from excessively flowing toward the borland 13a' when the encapsulation portion 21 'is formed using the liquid encapsulant.
이러한 종래 반도체패키지(100')는 반도체칩(5')의 시그널(Signal), 그라운드(Ground) 및 파워(Power) 신호가 도전성와이어(6'), 회로패턴(13') 및 도전성볼(30')을 통하여 외부로 출력 또는 입력된다.In the conventional semiconductor package 100 ', the signal, ground, and power signals of the semiconductor chip 5' may include conductive wires 6 ', circuit patterns 13', and conductive balls 30. It is output or input through ').
그러나, 이러한 종래의 써킷테이프 및 이를 이용한 반도체패키지는 회로패턴이 단층으로 형성됨으로써, 그 형성될 수 있는 회로패턴의 갯수 또는 밀도에 한계가 있는 단점이 있다. 즉, 최근에는 반도체칩이 다기능화, 고성능화됨에 따라 그 표면에 형성되는 입출력패드의 갯수가 증가됨은 물론, 파인피치(Fine Pitch)화되고 있는 상태인데 이러한 추세의 반도체칩을 상기 써킷테이프가 적절하게 수용하지 못하는 단점이 있다.However, such a conventional circuit tape and a semiconductor package using the same have a disadvantage in that a circuit pattern is formed in a single layer, thereby limiting the number or density of circuit patterns that can be formed. That is, in recent years, as semiconductor chips become more versatile and higher in performance, the number of input / output pads formed on the surface thereof is increasing, and fine pitch is being developed. There is a disadvantage that cannot be accepted.
또한, 종래에는 반도체칩의 입출력패드중 그라운드용의 입출력패드를 상기 써킷테이프의 각 회로패턴에 각각 접속하여야 함으로써, 시그널용의 회로패턴이 다수 낭비되는 단점이 있다. 즉, 반도체칩의 입출력패드중에는 다수의 그라운드용이 존재하게 되는데, 이를 공통의 어떤 한 영역에 접속시키지 못함으로써, 시그널용의 회로패턴을 차용하여 접속하게 되고, 따라서 그만큼 시그널용의 회로패턴이 낭비되는 단점이 있다.In addition, conventionally, the input and output pads for the ground among the input and output pads of the semiconductor chip must be connected to the circuit patterns of the circuit tape, respectively, so that a large number of circuit patterns for the signal are wasted. In other words, a large number of ground uses exist in the input / output pads of a semiconductor chip, and by connecting them to any one common area, the circuit patterns for signals are borrowed and connected, and thus, the circuit patterns for signals are wasted. There are disadvantages.
또한, 상기와 같이 그라운드 신호가 공통의 특정한 영역에서 처리되지 못함으로써, 각 시그널용의 회로패턴 사이에 크로스토크(Cross Talk) 현상이 심하게 발생되고, 결국 전체적인 반도체패키지의 전기적 성능이 저하되는 단점도 있다.In addition, as described above, since the ground signal is not processed in a specific region in common, a cross talk phenomenon occurs severely between circuit patterns for each signal, and the electrical performance of the overall semiconductor package is deteriorated. have.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 회로패턴의 갯수를 증가시키고, 그라운드 특성을 개선하여 전기적 성능을 향상시킬 수 있는 다층 써킷테이프 및 이를 이용한 반도체패키지와 그 제조 방법을 제공하는데 있다.Therefore, the present invention has been made to solve the above-mentioned problems, a multi-layer circuit tape that can increase the number of circuit patterns, improve the ground characteristics to improve the electrical performance, a semiconductor package using the same and a method of manufacturing the same To provide.
도1은 종래 단층 써킷테이프를 이용한 반도체패키지의 일례를 도시한 단면도이다.1 is a cross-sectional view showing an example of a semiconductor package using a conventional single layer circuit tape.
도2a 및 도2b는 본 발명에 의한 다층 써킷테이프를 도시한 단면도 및 분해 사시도이다.2A and 2B are a cross-sectional view and an exploded perspective view showing a multilayer circuit tape according to the present invention.
도3은 본 발명에 의한 반도체패키지의 일례를 도시한 단면도이다.3 is a cross-sectional view showing an example of a semiconductor package according to the present invention.
도4a 내지 도4g는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 설명도이다.4A to 4G are explanatory views showing a method of manufacturing a semiconductor package according to the present invention.
- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-
100; 본 발명에 의한 다층 써킷테이프100; Multi-layer circuit tape according to the present invention
10; 제1층11; 제1절연테이프10; First layer 11; First insulating tape
12; 회로패턴13; 통공12; Circuit pattern 13; Through
14; 도전성 물질16; 와이어본딩영역14; Conductive material 16; Wire bonding area
18; 개구20; 제2층18; Opening 20; 2nd layer
21; 제2절연테이프22; 회로패턴21; Second insulating tape 22; Circuit pattern
23; 통공24; 도전성 물질23; Through-air 24; Conductive material
25; 볼융착영역26; 와이어본딩영역25; Ball fusion region 26; Wire bonding area
27; 절연성수지28; 개구27; Insulating resin 28; Opening
30; 접착수단40; 히트싱크30; Adhesive means 40; Heatsink
200; 본 발명에 의한 반도체패키지41; 요부200; A semiconductor package 41 according to the present invention; waist
42; 도금층50; 반도체칩42; Plating layer 50; Semiconductor chip
51; 입출력패드60; 도전성와이어51; Input and output pads 60; Conductive Wire
70; 봉지부80; 도전성볼70; Encapsulation unit 80; Conductive ball
상기한 목적을 달성하기 위해 본 발명에 의한 다층 써킷테이프는 중앙에 대략 사각의 개구(開口)가 형성된 가요성(可撓性)의 제1절연테이프가 구비되고, 상기 개구 외주연의 제1절연테이프 상면에는 다수의 회로패턴이 형성되어 있으며, 상기 각 회로패턴에는 상기 제1절연테이프를 관통하는 통공이 형성되고, 상기 통공에는 도전성 물질이 충진된 제1층과; 상기 제1층의 상면에, 상기 제1층의 개구보다 큰 개구를 갖는 가요성의 제2절연테이프가 접착되고, 상기 제2절연테이프의 상면에는 다수의 회로패턴이 형성되어 있으며, 상기 회로패턴중 선택된 특정 회로패턴에는 상기 제2절연테이프를 관통하여 상기 제1층의 회로패턴에 연결되도록 통공이 형성되고, 상기 통공에는 도전성 물질이 충진된 제2층을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the multilayer circuit tape according to the present invention is provided with a flexible first insulating tape having an approximately square opening in the center thereof, and having a first insulating tape around the opening. A plurality of circuit patterns are formed on an upper surface of the tape, each of the circuit patterns includes a through hole penetrating the first insulating tape, and the through hole comprises a first layer filled with a conductive material; A flexible second insulating tape having an opening larger than an opening of the first layer is adhered to an upper surface of the first layer, and a plurality of circuit patterns are formed on an upper surface of the second insulating tape. The selected specific circuit pattern may include a through hole formed through the second insulating tape to be connected to the circuit pattern of the first layer, and the through hole may include a second layer filled with a conductive material.
여기서, 상기 도전성 물질은 솔더(Solder, Sn/Pb)가 충진 및 융착되어 형성된 것일 수 있다.The conductive material may be formed by filling and fusion of solder (Solder, Sn / Pb).
또한, 상기 제1층은 개구의 외주연에 도전성의 그라운드링이 더 형성되고, 상기 제1층의 회로패턴은 상기 그라운드링에 모두 연결될 수 있다.In addition, a conductive ground ring may be further formed on an outer circumference of the opening, and the circuit pattern of the first layer may be connected to all of the ground rings.
또한, 상기 그라운드링은 상기 제2층의 개구 내측에 위치될 수 있다.In addition, the ground ring may be located inside the opening of the second layer.
또한, 상기 제1절연테이프 및 제2절연테이프는 폴리이미드 테이프일 수 있다.In addition, the first insulating tape and the second insulating tape may be a polyimide tape.
또한, 상기 제2층의 회로패턴은, 차후 다수의 도전성볼이 융착되는 볼융착영역과 차후 도전성와이어가 연결되는 와이어연결영역이 상부로 오픈(Open)되도록 제2절연테이프 및 회로패턴의 상면에 절연성 수지가 더 코팅될 수도 있다.In addition, the circuit pattern of the second layer may be formed on an upper surface of the second insulating tape and the circuit pattern such that a ball fusion region in which a plurality of conductive balls are fused later and a wire connection region in which a conductive wire is connected later are opened. The insulating resin may be further coated.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 중앙에 일정 깊이의 요부(凹部)가 형성되고, 상기 요부의 외주연인 상면에는 다수의 금속 도금층이 형성된 히트싱크와; 상기 히트싱크의 상면에, 상기 요부보다 더 큰 대략 사각의 개구가 형성된 가요성의 제1절연테이프가 접착되고, 상기 개구 외주연의 제1절연테이프 상면에는 다수의 회로패턴이 형성되어 있으며, 상기 각 회로패턴에는 상기 제1절연테이프를 관통하여 상기 히트싱크의 선택된 도금층에 연통되는 통공이 형성되고, 상기 통공에는 도전성 물질이 충진되어 제1층이 구비되고,상기 제1층의 상면에, 상기 제1층의 개구보다 큰 개구를 갖는 제2절연테이프가 접착되고, 상기 제2절연테이프의 상면에는 다수의 회로패턴이 형성되어 있으며, 상기 회로패턴중 선택된 특정 회로패턴에는 상기 제2절연테이프를 관통하여 상기 제1층의 회로패턴에 연결되도록 통공이 형성되고, 상기 통공에는 도전성 물질이 충진된 제2층이 구비되어 이루어진 다층 써킷테이프와; 상기 히트싱크의 요부에, 상면에 다수의 입출력패드가 형성된 채, 접착된 반도체칩과; 상기 반도체칩의 입출력패드와 상기 히트싱크의 특정한 도금층, 상기 다층 써킷테이프의 제1층 및 제2층에 형성된 회로패턴을 각각 연결하는 다수의 도전성와이어와; 상기 반도체칩, 도전성와이어 등을 외부 환경으로부터 보호하기 위해 상기 히트싱크의 요부, 다층 써킷테이프의 개구에 봉지재가 충진되어 형성된 봉지부와; 상기 다층 써킷테이프의 제2층에 형성된 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the semiconductor package according to the present invention has a recess having a predetermined depth in a center thereof, and a heat sink having a plurality of metal plating layers formed on an upper surface of the outer periphery of the recess; A flexible first insulating tape having an approximately square opening larger than the recessed portion is bonded to an upper surface of the heat sink, and a plurality of circuit patterns are formed on an upper surface of the first insulating tape around the opening. In the circuit pattern, a through hole is formed through the first insulating tape and communicates with the selected plating layer of the heat sink, and the through hole is filled with a conductive material, and a first layer is provided. A second insulating tape having an opening larger than the opening of one layer is bonded, and a plurality of circuit patterns are formed on the upper surface of the second insulating tape, and the specific insulating circuit selected from the circuit patterns passes through the second insulating tape. A through-hole is formed to be connected to the circuit pattern of the first layer, and the through-hole includes a multilayer circuit tape having a second layer filled with a conductive material; A semiconductor chip bonded to a recess of the heat sink with a plurality of input / output pads formed on an upper surface thereof; A plurality of conductive wires respectively connecting the input / output pads of the semiconductor chip, the specific plating layer of the heat sink, and the circuit patterns formed on the first layer and the second layer of the multilayer circuit tape; An encapsulation portion formed by filling an encapsulant in an opening of a main portion of the heat sink and a multilayer circuit tape to protect the semiconductor chip, the conductive wire, and the like from an external environment; It characterized in that it comprises a plurality of conductive balls fused to the circuit pattern formed on the second layer of the multi-layer circuit tape.
여기서, 상기 도금층은 히트싱크의 요부 외주연인 상면 전체에 형성될 수 있다.Here, the plating layer may be formed on the entire upper surface of the outer peripheral edge of the heat sink.
또한, 상기 도금층은 금(Au), 은(Ag) 또는 팔라듐(Pd)중 어느 하나에 의해 형성될 수 있다.In addition, the plating layer may be formed of any one of gold (Au), silver (Ag), or palladium (Pd).
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 중앙에 일정 깊이의 요부(凹部)가 형성되고, 상기 요부의 외주연인 상면에는 다수의 금속 도금층이 형성된 히트싱크를 제공하는 단계와; 상기 히트싱크의 상면에, 상기 요부보다 더 큰 대략 사각의 개구가 형성된 가요성의 제1절연테이프가 구비되고, 상기 개구 외주연의 제1절연테이프 상면에는 다수의 회로패턴이 형성되어 있으며, 상기 각 회로패턴에는 상기 제1테이프를 관통하여 상기 히트싱크의 특정한 도금층에 연통되도록 통공이 형성된, 제1층을 접착시키고, 상기 통공에 도전성 물질을 충진시키는 단계와; 상기 제1층의 상면에, 상기 제1층의 개구보다 큰 개구를 갖는 제2절연테이프가 구비되고, 상기 제2절연테이프의 상면에는 다수의 회로패턴이 형성되어 있으며, 상기 회로패턴중 선택된 특정 회로패턴에는 상기 제2절연테이프를 관통하여 상기 제1층의 회로패턴에 연결되도록 통공이 형성된, 제2층을 접착시키고, 상기 통공에 도전성 물질을 충진시키는 단계와; 상기 히트싱크의 요부에, 상면에는 다수의 입출력패드가 형성된 반도체칩을 접착시키는 단계와; 상기 반도체칩의 입출력패드와 상기 히트싱크의 특정한 도금층, 상기 써킷테이프의 제1층 및 제2층에 형성된 회로패턴을 각각 도전성와이어로 연결하는 단계와; 상기 반도체칩, 도전성와이어 등을 외부 환경으로부터 보호하기 위해 상기 히트싱크의 요부 및 개구에 봉지재를 충진하여 일정형태의 봉지부를 형성하는 단계와; 상기 제2층에 형성된 각 회로패턴에 도전성볼을 융착하는 단계를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a semiconductor package according to the present invention includes providing a heat sink in which a recess having a predetermined depth is formed at a center thereof, and a plurality of metal plating layers are formed on an upper surface of the outer periphery of the recess; ; On the upper surface of the heat sink, a flexible first insulating tape having an approximately square opening larger than the recessed portion is provided, and a plurality of circuit patterns are formed on the upper surface of the first insulating tape around the opening. Bonding a first layer having a through hole through the first tape to communicate with a specific plating layer of the heat sink, and filling the through hole with a conductive material; A second insulating tape having an opening larger than an opening of the first layer is provided on an upper surface of the first layer, and a plurality of circuit patterns are formed on an upper surface of the second insulating tape, and selected specific ones of the circuit patterns are selected. Bonding a second layer having a through hole to the circuit pattern to be connected to the circuit pattern of the first layer through the second insulating tape, and filling the through hole with a conductive material; Bonding a semiconductor chip having a plurality of input / output pads formed on a top portion of the heat sink; Connecting the circuit patterns formed on the input / output pad of the semiconductor chip, the specific plating layer of the heat sink, and the first and second layers of the circuit tape with conductive wires, respectively; Forming an encapsulant of a predetermined shape by filling an encapsulant in the recess and the opening of the heat sink to protect the semiconductor chip, the conductive wire, and the like from an external environment; And fusion bonding the conductive balls to the respective circuit patterns formed on the second layer.
상기와 같이 하여 본 발명에 의한 다층 써킷테이프 및 이를 이용한 반도체패키지와 그 제조 방법에 의하면, 회로패턴이 다층으로 형성됨으로써, 그 형성될 수 있는 회로패턴의 갯수 및 밀도가 증가하고 또한 디자인의 자유도도 높아진다. 즉, 종래에는 회로패턴이 형성될 수 있는 면적 또는 공간에 제한이 많았으나, 본 발명은 회로패턴이 제1층 및/또는 제2층에 선택적으로 형성될 수 있기 때문에, 그 면적이나 공간의 제한이 비교적 적고 따라서 회로패턴의 갯수, 밀도를 증가시킴은 물론, 회로패턴의 디자인도 용이한 장점이 있다. 이는 최근의 다기능 및 고성능화한 반도체칩을 용이하게 수용할 수 있게 함으로써, 써킷테이프의 사용 범위를 더욱 증가시킨다.As described above, according to the multilayer circuit tape according to the present invention, the semiconductor package using the same, and a method of manufacturing the same, the circuit patterns are formed in multiple layers, thereby increasing the number and density of the circuit patterns that can be formed, and also freeing the design. Increases. That is, in the related art, there are many limitations on the area or space in which a circuit pattern can be formed. However, in the present invention, since the circuit pattern can be selectively formed on the first layer and / or the second layer, the area or space is limited. It is relatively small, thus increasing the number and density of circuit patterns, as well as designing the circuit patterns. This makes it possible to easily accommodate the latest multifunctional and high performance semiconductor chips, further increasing the use range of the circuit tape.
또한, 부수적으로 반도체칩의 입출력패드중 그라운드용의 입출력패드를 제1층(또는 제2층)에 별도로 형성된 회로패턴에 본딩하거나 또는 히트싱크에 분산하여 본딩함으로써, 그만큼 증가된 시그널용 회로패턴의 갯수를 확보하게 된다.Incidentally, among the input / output pads of the semiconductor chip, the input / output pad for ground is bonded to a circuit pattern formed separately in the first layer (or the second layer) or distributed and bonded to the heat sink, thereby increasing the signal circuit pattern. The number is secured.
또한, 상기와 같이 써킷테이프의 제1층 및 히트싱크를 반도체칩의 그라운드용 입출력패드와 접속시킴으로써, 제2층 또는 나머지 시그널용 회로패턴 사이에 발생하는 크로스토크(Cross Talk) 현상이 최소화되고, 결국 전체적인 반도체패키지의 전기적 성능이 향상된다.In addition, by connecting the first layer of the circuit tape and the heat sink with the ground input / output pads of the semiconductor chip as described above, the cross talk phenomenon occurring between the second layer or the remaining signal circuit patterns is minimized, As a result, the electrical performance of the overall semiconductor package is improved.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.
도2a 및 도2b는 본 발명에 의한 다층 써킷테이프(100)를 도시한 단면도 및 분해 사시도이다.2A and 2B are cross-sectional views and exploded perspective views of the multilayer circuit tape 100 according to the present invention.
도시된 바와 같이 대략 판상이며, 중앙에 사각의 개구(18)(開口)가 형성된 가요성(可撓性)의 제1절연테이프(11)가 구비되고, 상기 개구(18)의 외주연인 제1절연테이프(11) 상면에는 다수의 회로패턴(12)이 형성되어 있다. 또한, 상기 회로패턴(12)에는 상기 제1절연테이프(11)를 관통하는 통공(23)이 형성되어 있고, 상기 통공(13)에는 도전성 물질(14)이 충진되어 있다. 여기서, 설명의 편의상 상기 제1절연테이프(11), 회로패턴(12), 통공(13) 및 도전성 물질(14) 등을 총칭하여 제1층(10)으로 정의한다.As shown in FIG. 1, the first insulating tape 11 is substantially plate-shaped and has a flexible first insulating tape 11 having a rectangular opening 18 formed at the center thereof and is an outer circumferential edge of the opening 18. A plurality of circuit patterns 12 are formed on the upper surface of the insulating tape 11. In addition, the circuit pattern 12 has a through hole 23 penetrating through the first insulating tape 11, and the through hole 13 is filled with a conductive material 14. For convenience of description, the first insulating tape 11, the circuit pattern 12, the through hole 13, the conductive material 14, and the like are collectively defined as the first layer 10.
상기 제1절연테이프(11)는 통상적인 폴리이미드 테이프, 폴리이미드 필름 또는 이것의 등가물을 이용할 수 있으며, 본 발명에서 그 재질을 한정하는 것은 아니다. 또한, 상기 회로패턴(12)은 구리 박막 또는 이의 등가물의 에칭에 의해 형성될 수 있으며, 도2a 및 도2b에 도시된 모양으로 회로패턴(12)의 모양을 한정하는 것은 아니다. 더불어, 상기 회로패턴(12) 및 제1절연테이프(11)를 관통하여 형성된 통공(13)은 통상적인 기계적 드릴링, 레이저 드릴링, 에칭 등에 의해 형성될 수 있으며, 상기 통공(13)에 충진된 도전성 물질(14)은 솔더 또는 이것의 등가물로 될 수 있다. 상기 통공(13)은 반듯이 모든 회로패턴(12)에 형성될 필요는 없고, 경우에 따라 선택적으로 형성할 수도 있다.The first insulating tape 11 may use a conventional polyimide tape, a polyimide film, or an equivalent thereof, but the material is not limited thereto. In addition, the circuit pattern 12 may be formed by etching a copper thin film or an equivalent thereof, and the shape of the circuit pattern 12 is not limited to the shape shown in FIGS. 2A and 2B. In addition, the through hole 13 formed through the circuit pattern 12 and the first insulating tape 11 may be formed by conventional mechanical drilling, laser drilling, etching, or the like, and has conductive conductivity filled in the through hole 13. Material 14 may be solder or an equivalent thereof. The through hole 13 does not necessarily need to be formed in every circuit pattern 12, and may be selectively formed in some cases.
한편, 상기 제1절연테이프(11)의 개구(18)의 외주연과 인접하는 영역에는 대략 사각 모양의 그라운드링(16)이 더 형성되어 있으며, 이는 상기 제1층(10)의 회로패턴(12)과 모두 연결될 수 있다. 즉, 상기 제1층(10)의 회로패턴(12)과 모두 연결되거나 또는 선택적으로 연결될 수 있다. 또한, 상기 그라운드링(16)은 폐쇄된 링 형태가 아니라도 무방하여, 일정 거리 이격된 채로 다수 형성될 수도 있다. 물론, 상기 그라운드링(16)은 상기 회로패턴(12)과 같은 재질로 형성됨이 바람직하다.Meanwhile, a substantially rectangular ground ring 16 is further formed in an area adjacent to the outer circumference of the opening 18 of the first insulating tape 11, which is a circuit pattern of the first layer 10. 12) can all be connected. That is, all of the circuit patterns 12 of the first layer 10 may be connected or selectively connected. In addition, the ground ring 16 may not be in the form of a closed ring, and a plurality of ground rings may be formed at a predetermined distance. Of course, the ground ring 16 is preferably formed of the same material as the circuit pattern 12.
계속해서, 상기 제1층(10)의 상면에는, 그 제1층(10)의 개구(18)보다 큰 개구(28)를 갖는 가요성의 제2절연테이프(21)가 접착수단(30)으로 접착되어 있다. 따라서, 상기 제1층(10)의 그라운드링(16)은 상기 개구(28) 내측의 하부에 위치하게 된다.Subsequently, on the upper surface of the first layer 10, a flexible second insulating tape 21 having an opening 28 larger than the opening 18 of the first layer 10 is used as the bonding means 30. It is glued. Therefore, the ground ring 16 of the first layer 10 is located below the inside of the opening 28.
상기 제2절연테이프(21)의 상면에는 다수의 회로패턴(22)이 형성되어 있으며, 상기 회로패턴(22)중 선택된 특정 회로패턴(22)에는 상기 제2절연테이프(21)를 관통하여 상기 제1층(10)의 특정 회로패턴(12)에 연결되도록 통공(23)이 형성되어 있다. 물론, 상기 통공(23)에는 솔더 또는 이것의 등가물과 같은 도전성 물질(24)이 충진 또는 융착되어 있다. 따라서, 상기 제2절연테이프(21) 상면의 회로패턴(22)중 특정한 회로패턴(22)은 상기 제1절연테이프(11) 상면의 특정 회로패턴(12)과 전기적으로 연결된다.A plurality of circuit patterns 22 are formed on the upper surface of the second insulating tape 21, and the specific circuit pattern 22 selected from the circuit patterns 22 passes through the second insulating tape 21. The through hole 23 is formed to be connected to the specific circuit pattern 12 of the first layer 10. Of course, the through hole 23 is filled or fused with a conductive material 24 such as solder or the like. Accordingly, the specific circuit pattern 22 of the circuit patterns 22 on the upper surface of the second insulating tape 21 is electrically connected to the specific circuit pattern 12 on the upper surface of the first insulating tape 11.
또한, 상기 제2절연테이프(21) 역시 폴리이미드 테이프, 폴리이미드 필름 또는 이들의 등가물로 제조된 것이고, 회로패턴(22) 역시 구리 박막 또는 이것의 등가물 에칭에 의해 형성된 것이다.In addition, the second insulating tape 21 is also made of polyimide tape, polyimide film, or an equivalent thereof, and the circuit pattern 22 is also formed by etching a copper thin film or an equivalent thereof.
또한, 상기 제2절연테이프(21) 상면에 형성된 회로패턴(22)은 반도체패키지의 제조 공정중 도전성와이어가 본딩되는 와이어본딩영역(26) 및 도전성볼이 융착되는 볼융착영역(25)을 제외한 나머지 상면 전체가 절연성 수지(27)로 코팅되어 있다. 이는 상기 회로패턴(22)이 외부 환경에 의해 산화되거나 부식되는 것을 방지하기 위함이다.In addition, the circuit pattern 22 formed on the upper surface of the second insulating tape 21 may exclude the wire bonding region 26 to which conductive wires are bonded and the ball fusion region 25 to which conductive balls are fused during the manufacturing process of the semiconductor package. The whole upper surface is coated with insulating resin 27. This is to prevent the circuit pattern 22 from being oxidized or corroded by an external environment.
여기서도, 상기 제2절연테이프(21), 회로패턴(22), 통공(23), 도전성 물질(24) 및 절연성 수지(27)는 설명의 편의상 제2층(20)으로 정의한다. 따라서, 본 발명에 의한 다층 써킷테이프(100)는 다수의 회로패턴(12)(22)을 각각 갖는 제1층(10)과 제2층(20)으로 이루어져 있다.Here, the second insulating tape 21, the circuit pattern 22, the through hole 23, the conductive material 24, and the insulating resin 27 are defined as the second layer 20 for convenience of description. Accordingly, the multilayer circuit tape 100 according to the present invention includes a first layer 10 and a second layer 20 each having a plurality of circuit patterns 12 and 22.
또한, 상기 제1층(10)의 회로패턴(12)중 그라운드링(16)의 표면, 제2층(20)의 회로패턴(22)중 와이어본딩영역(26)의 표면, 그리고 볼융착영역(25)의 표면에는 양호한 본딩력 또는 융착력을 제공하기 위해 금(Au), 은(Ag), 팔라듐(Pd) 또는 이들의 합금이 도금될 수 있다.Further, the surface of the ground ring 16 of the circuit pattern 12 of the first layer 10, the surface of the wire bonding region 26 of the circuit pattern 22 of the second layer 20, and the ball fusion region. The surface of 25 may be plated with gold (Au), silver (Ag), palladium (Pd) or alloys thereof to provide good bonding or fusion.
더불어, 본 발명은 상기 층구조를 두개의 층구조로 한정하여 설명하였지만, 이것으로만 한정되는 것은 아니며 더 많은 층 구조도 가능하다.In addition, the present invention has been described by limiting the layer structure to two layer structures, but the present invention is not limited thereto and many more layer structures are possible.
계속해서, 도3은 본 발명에 의한 반도체패키지(200)의 일례를 도시한 단면도이다.3 is a sectional view showing an example of the semiconductor package 200 according to the present invention.
도시된 바와 같이 중앙에 일정 깊이의 요부(41)(凹部)가 형성되고, 상기 요부(41)의 외주연인 상면에는 다수의 금속 도금층(42)이 형성된 히트싱크(40)가 구비되어 있다. 상기 히트싱크(40)는 주지된 바와 같이 방열 성능이 뛰어난 알루미늄(Al), 구리(Cu) 또는 이들의 등가물로 이루어져 있다. 또한, 상기 금속 도금층(42)은 금(Au), 은(Ag), 팔라디엄(Pd) 또는 이들의 합금에 의해 형성되어 있다. 더불어, 상기 금속 도금층(42)은 상기 요부(41)의 외주연에 인접한 상면과, 하기할 다층 써킷테이프(100)가 접착되는 영역에 선택적으로 형성(즉, 특정한 영역에만 형성)되거나 또는 요부(41)를 제외한 상면 전체에 형성될 수도 있다. 여기서, 본 발명은 상기 도금층(42)의 형성 형태나 그 형성 면적을 한정하는 것은 아니다.As shown, a recess 41 having a predetermined depth is formed in the center, and a heat sink 40 in which a plurality of metal plating layers 42 are formed is provided on the upper surface of the recess 41. As is well known, the heat sink 40 is made of aluminum (Al), copper (Cu) or equivalents thereof having excellent heat dissipation performance. The metal plating layer 42 is made of gold (Au), silver (Ag), palladium (Pd), or an alloy thereof. In addition, the metal plating layer 42 may be selectively formed on the upper surface adjacent to the outer circumference of the recess 41 and a region to which the multilayer circuit tape 100 to be described below is bonded (that is, formed only in a specific region) or the recess ( It may be formed on the entire upper surface except for 41). Here, the present invention does not limit the formation form or the formation area of the plating layer 42.
한편, 상기 히트싱크(40)의 상면에는 상술한 바와 같은 구조의 써킷테이프(100)가 접착수단(30)에 의해 접착되어 있다.On the other hand, the circuit tape 100 of the above-described structure is bonded to the upper surface of the heat sink 40 by the bonding means 30.
즉, 상기 히트싱크(40)의 상면에, 상기 요부(41)보다 더 큰 대략 사각의 개구(18)가 형성된 가요성의 제1절연테이프(11)가 접착되고, 상기 개구(18) 외주연의 제1절연테이프(11) 상면에는 다수의 회로패턴(12)이 형성되어 있으며, 상기 각 회로패턴(12)에는 상기 제1절연테이프(11)를 관통하여 상기 히트싱크(40)의 선택된 도금층(42)에 연통되는 통공(13)이 형성되고, 상기 통공(13)에는 도전성 물질(14)이 충진되어 제1층(10)이 구비되고,상기 제1층(10)의 상면에, 상기 제1층(10)의 개구(18)보다 큰 개구(28)를 갖는 제2절연테이프(21)가 접착수단(30)으로 접착되고, 상기 제2절연테이프(21)의 상면에는 다수의 회로패턴(22)이 형성되어 있으며,상기 회로패턴(22)중 선택된 특정 회로패턴(22)에는 상기 제2절연테이프(21)를 관통하여 상기 제1층(10)의 회로패턴(12)에 연결되도록 통공(23)이 형성되고, 상기 통공(23)에는 도전성 물질(24)이 충진된 제2층(20)이 구비되어 이루어진 다층 써킷테이프(100)가 위치되어 있다.That is, a flexible first insulating tape 11 having an approximately square opening 18 larger than the recess portion 41 is adhered to the upper surface of the heat sink 40, and the outer periphery of the opening 18 is bonded to the upper surface of the heat sink 40. A plurality of circuit patterns 12 are formed on an upper surface of the first insulating tape 11, and each of the circuit patterns 12 passes through the first insulating tape 11 to select a plated layer of the heat sink 40 ( A through hole 13 communicating with 42 is formed, and the through hole 13 is filled with a conductive material 14 to be provided with a first layer 10, and on the upper surface of the first layer 10, The second insulating tape 21 having an opening 28 larger than the opening 18 of the first layer 10 is bonded by the bonding means 30, and a plurality of circuit patterns are formed on the upper surface of the second insulating tape 21. 22 is formed, and the specific circuit pattern 22 selected from the circuit patterns 22 penetrates through the second insulating tape 21 to be connected to the circuit pattern 12 of the first layer 10. Through-hole (23) The multi-layer circuit tape 100 having the second layer 20 filled with the conductive material 24 is formed in the through hole 23.
따라서, 상기 다층 써킷테이프(100)의 제2층(20)에 형성된 특정한 회로패턴(22)은 제1층(10)에 형성된 특정한 회로패턴(12)과 연결되고, 또한 상기 제1층(10)의 회로패턴(12)은 히트싱크(40)에 연결된 구조를 한다.Accordingly, the specific circuit pattern 22 formed on the second layer 20 of the multilayer circuit tape 100 is connected to the specific circuit pattern 12 formed on the first layer 10, and also the first layer 10. The circuit pattern 12 has a structure connected to the heat sink 40.
이러한 다층 써킷테이프(100)의 구조는 이미 앞에서 상세히 설명하였으므로, 여기서는 더 이상의 설명을 생략하기로 한다.Since the structure of the multilayer circuit tape 100 has already been described in detail above, further description thereof will be omitted.
계속해서, 상기 히트싱크(40)의 요부(41)에는, 상면에 다수의 입출력패드(51)가 형성된 반도체칩(50)이 접착수단(30)에 의해 접착되어 있다.Subsequently, a semiconductor chip 50 having a plurality of input / output pads 51 formed thereon is attached to the recess 41 of the heat sink 40 by the bonding means 30.
이어서, 상기 반도체칩(50)의 입출력패드(51)와 상기 히트싱크(40)의 특정한 도금층(42), 상기 다층 써킷테이프(100)의 제1층(10) 및 제2층(20)에 형성된 회로패턴(22)(12)은 골드와이어(Au Wire) 또는 알루미늄와이어(Al)와 같은 도전성와이어(60)에 의해 상호 본딩(Bonding)되어 있다.Subsequently, a specific plating layer 42 of the input / output pad 51 of the semiconductor chip 50, the heat sink 40, and the first layer 10 and the second layer 20 of the multilayer circuit tape 100 are formed. The formed circuit patterns 22 and 12 are bonded to each other by a conductive wire 60 such as gold wire or aluminum wire.
예를 들면, 상기 입출력패드(51)중 그라운드용은 상기 히트싱크(40)의 도금층(42) 또는 다층 써킷테이프(100)의 제1층(10)에 형성된 회로패턴(12)중 그라운드링(16)에 도전성와이어(60)로 연결되어 있고, 시그널용은 상기 다층 써킷테이프(100)의 제2층(20)에 형성된 회로패턴(22)중 와이어본딩영역(26)에 도전성와이어(60)로 연결되어 있다. 물론, 전원용은 상기 제2층(20)에 형성된 특정한회로패턴(22) 또는 히트싱크(40)와 전기적으로 연결되지 않은 제1층(10)의 특정한 회로패턴(12)에 연결된다.For example, a ground ring of the circuit pattern 12 formed on the plating layer 42 of the heat sink 40 or the first layer 10 of the multilayer circuit tape 100 may be used for the ground of the input / output pad 51. The conductive wire 60 is connected to the conductive wire 60, and the conductive wire 60 is connected to the wire bonding region 26 of the circuit pattern 22 formed in the second layer 20 of the multilayer circuit tape 100 for signal use. Is connected. Of course, the power supply is connected to the specific circuit pattern 22 formed in the second layer 20 or the specific circuit pattern 12 of the first layer 10 which is not electrically connected to the heat sink 40.
계속해서, 상기 반도체칩(50), 도전성와이어(60) 등은 외부 환경으로부터 보호되도록 상기 히트싱크(40)의 요부(41), 다층 써킷테이프(100)의 개구(28)(18)에 에폭시몰딩컴파운드(Epoxy Molding Compound) 또는 인캡(Encap, 페이스트(Paste) 형태의 액상 봉지재로서 공기중에 노출되면 경화됨)과 같은 봉지재가 충진되어 일정 형태의 봉지부(70)를 이룬다.Subsequently, the semiconductor chip 50, the conductive wire 60, and the like are epoxy in the recesses 41 of the heat sink 40 and the openings 28, 18 of the multilayer circuit tape 100 so as to be protected from the external environment. An encapsulant such as a molding compound (Epoxy Molding Compound) or an encap (encapsulated, hardened when exposed to air as a paste) is filled to form an encapsulation part 70.
마지막으로, 상기 다층 써킷테이프(100)의 제2층(20)에 형성된 회로패턴(22)중 볼융착영역(25)에는 솔더볼(Solder Ball)과 같은 도전성볼(80)이 융착되어, 차후 마더보드에 실장 가능한 형태로 되어 있다.Finally, the conductive ball 80, such as a solder ball, is fused to the ball fusion region 25 of the circuit pattern 22 formed on the second layer 20 of the multilayer circuit tape 100. It is mounted on board.
물론, 상기 다층 써킷테이프(100)의 제2층(20)에는 상기 도전성볼(80)이 융착되는 볼융착영역(25) 및 도전성와이어(60)가 본딩되는 와이어본딩영역(26)을 제외한 나머지 영역이 절연성 수지(27)로 코팅되어 있다.Of course, the second layer 20 of the multi-layer circuit tape 100 except for the ball fusion region 25 to which the conductive ball 80 is fused and the wire bonding region 26 to which the conductive wire 60 is bonded. The area is coated with insulating resin 27.
도4a 내지 도4g는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 설명도로서, 이를 참조하여 본 발명을 순차적으로 설명하면 다음과 같다.4A to 4G are explanatory views illustrating a method of manufacturing a semiconductor package according to the present invention, and the present invention will be described sequentially with reference to the drawings.
1. 히트싱크 제공 단계로서, 중앙에 일정 깊이의 요부(41)(凹部)가 형성되고, 상기 요부(41)의 외주연인 상면에는 다수의 금속 도금층(42)이 형성된 히트싱크(40)를 제공한다.1.A heat sink providing step, in which a recess 41 having a predetermined depth is formed at a center thereof, and a heat sink 40 having a plurality of metal plating layers 42 formed on an upper surface of the outer periphery of the recess 41 is provided. do.
여기서, 상기 도금층(42)은 히트싱크(40)의 상면에 일정하게 한정된 면적을 가지며 형성되거나 또는 요부(41)를 제외한 상면 전체에 형성될 수 있다. 또한 상기 도금층(42)은 금, 은, 팔라디엄 또는 이들의 합금에 의해 형성될 수도 있다.(도4a 참조)Here, the plating layer 42 may be formed to have a predetermined constant area on the upper surface of the heat sink 40 or may be formed on the entire upper surface except for the recess 41. In addition, the plating layer 42 may be formed of gold, silver, palladium, or an alloy thereof (see FIG. 4A).
2. 다층 써킷테이프의 구성 요소중 제1층을 접착하는 단계로서, 상기 히트싱크(40)의 상면에, 상기 요부(41)보다 더 큰 대략 사각의 개구(18)가 형성된 가요성의 제1절연테이프(11)가 구비되고, 상기 개구(18) 외주연의 제1절연테이프(11) 상면에는 다수의 회로패턴(12)이 형성되어 있으며, 상기 각 회로패턴(12)에는 상기 제1절연테이프(11)를 관통하여 상기 히트싱크(40)의 특정한 도금층(42)에 연통되도록 통공(13)이 형성된 제1층(10)을 접착수단(30)으로 접착한다. 상기와 같이 제1층(10)이 접착된 후에는 상기 통공(13)에 솔더와 같은 도전성 물질(14)을 충진 또는 융착함으로써, 상기 제1층(10)의 회로패턴(12)이 상기 히트싱크(40)에 전기적으로 연결되도록 한다. 여기서, 시그널용 또는 전원용으로 사용할 회로패턴인 경우에는 상기 통공을 형성하지 않을 수 있다.(도4b 참조)2. A step of adhering a first layer of the components of the multilayer circuit tape, wherein the flexible first insulation is formed on the upper surface of the heat sink 40 with a substantially rectangular opening 18 larger than the recess portion 41. A tape 11 is provided, and a plurality of circuit patterns 12 are formed on an upper surface of the first insulating tape 11 at the outer circumference of the opening 18, and each of the circuit patterns 12 has the first insulating tape. The first layer 10 having the through hole 13 formed thereon is attached to the bonding means 30 so as to communicate with the specific plating layer 42 of the heat sink 40 through the 11. After the first layer 10 is bonded as described above, the conductive pattern 14 such as solder is filled or fused to the through hole 13, so that the circuit pattern 12 of the first layer 10 is heated. To be electrically connected to the sink 40. In this case, the through hole may not be formed in the case of a circuit pattern to be used for a signal or a power supply (see FIG. 4B).
3. 다층 써킷테이프의 구성 요소중 제2층(20)을 접착하는 단계로서, 상기 제1층(10)의 상면에, 상기 제1층(10)의 개구(18)보다 큰 개구(28)를 갖는 제2절연테이프(21)가 구비되고, 상기 제2절연테이프(21)의 상면에는 다수의 회로패턴(22)이 형성되어 있으며, 상기 회로패턴(22)중 선택된 특정 회로패턴(22)에는 상기 제2절연테이프(21)를 관통하여 상기 제1층(10)의 회로패턴(12)에 연결되도록 통공(13)이 형성된 제2층(20)을 접착수단(30)으로 접착한다. 상기와 같이 제2층(20)이 접착된 후에는 상기 통공(23)에 솔더와 같은 도전성 물질(24)을 충진 또는 융착함으로써, 상기 제2층(20)의 특정한 회로패턴(22)이 상기 제1층(10)의 회로패턴(12)을 경유하여 히트싱크(40)에 전기적으로 접속되도록 한다.3. A step of adhering the second layer 20 of the components of the multilayer circuit tape, the opening 28 of which is larger than the opening 18 of the first layer 10 on the upper surface of the first layer 10. A second insulating tape 21 having a structure is provided, and a plurality of circuit patterns 22 are formed on an upper surface of the second insulating tape 21, and the specific circuit pattern 22 selected from the circuit patterns 22 is provided. The second layer 20 having the through holes 13 formed thereon is attached to the circuit board 12 through the second insulating tape 21 to be connected to the circuit pattern 12 of the first layer 10. After the second layer 20 is adhered as described above, a specific circuit pattern 22 of the second layer 20 may be filled or fused with the conductive material 24 such as solder in the through hole 23. It is electrically connected to the heat sink 40 via the circuit pattern 12 of the first layer 10.
여기서, 상기 제2층(20)의 회로패턴(22)은 차후 도전성볼(80)이 융착되는 볼융착영역(25) 및 도전성와이어(60)가 연결되는 와이어본딩영역(26)이 형성되어 있고, 상기 영역을 제외한 전체 표면은 절연성 수지(27)로 코팅되어 있다.(도4c 참조)Here, the circuit pattern 22 of the second layer 20 has a ball fusion region 25 to which the conductive ball 80 is fused later and a wire bonding region 26 to which the conductive wire 60 is connected. The entire surface except for the above region is coated with an insulating resin 27 (see Fig. 4C).
4. 반도체칩 접착 단계로서, 상기 히트싱크(40)의 요부(41)에, 상면에는 다수의 입출력패드(51)가 형성된 반도체칩(50)을 접착수단(30)으로 접착한다.(도4d 참조)4. In the step of adhering the semiconductor chip, the semiconductor chip 50 having a plurality of input / output pads 51 formed thereon is attached to the recess 41 of the heat sink 40 by the bonding means 30 (Fig. 4D). Reference)
5. 와이어 본딩 단계로서, 상기 반도체칩(50)의 입출력패드(51)와 상기 히트싱크(40)의 도금층(42)(제1층(10)의 개구(18) 및 요부(41) 사이에 형성된 도금층(42)), 상기 써킷테이프(100)의 제1층(10) 및 제2층(20)에 형성된 회로패턴(22)(12)(그라운드링(16) 또는 와이어본딩영역(26))을 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(60)로 상호 연결한다.(도4e 참조)5. As a wire bonding step, between the input / output pad 51 of the semiconductor chip 50 and the plating layer 42 (the opening 18 of the first layer 10 and the recess 41) of the heat sink 40. The plating layer 42 formed, the circuit patterns 22 and 12 (the ground ring 16 or the wire bonding area 26) formed in the first layer 10 and the second layer 20 of the circuit tape 100. ) Is interconnected by a conductive wire 60, such as a gold wire or an aluminum wire (see Figure 4e).
6. 봉지 단계로서, 상기 반도체칩(50), 도전성와이어(60) 등을 외부 환경으로부터 보호하기 위해 상기 히트싱크(40)의 요부(41) 및 개구(28)(18)에 봉지재를 충진하여 일정형태의 봉지부(70)를 형성한다.6. As the encapsulation step, the encapsulant 41 and the openings 28 and 18 of the heat sink 40 are filled with an encapsulant to protect the semiconductor chip 50, the conductive wire 60, and the like from the external environment. To form a sealing portion 70 of a predetermined form.
즉, 상기 히트싱크(40)의 요부(41), 다층 써킷테이프(100)의 개구(28)(18)에 에폭시몰딩컴파운드(Epoxy Molding Compound) 또는 인캡(Encap, 페이스트(Paste) 형태의 액상 봉지재로서 공기중에 노출되면 경화됨)과 같은 봉지재를 충진하여 경화시킴으로써, 일정 형태의 봉지부(70)를 형성한다.(도4f 참조)That is, a liquid encapsulation in the form of an epoxy molding compound or an encap or paste is formed in the recess 41 and the openings 28 and 18 of the multilayer circuit tape 100 of the heat sink 40. By encapsulating and encapsulating an encapsulant such as ash, the encapsulant 70 is formed to form a certain shape (see Fig. 4F).
7. 도전성볼 융착 단계로서, 상기 다층 써킷테이프(100)중 제2층(20)에 형성된 회로패턴(22)(볼융착영역(25))에 솔더볼과 같은 도전성볼(80)을 안착 및 융착시킴으로써, 마더보드에 반도체패키지가 실장 가능한 형태가 되도록 한다.(도4g 참조)7. Conductive ball fusion step, in which the conductive ball 80, such as solder balls, is seated and fused to the circuit pattern 22 (ball fusion region 25) formed in the second layer 20 of the multilayer circuit tape 100. This allows a semiconductor package to be mounted on the motherboard (see Fig. 4g).
이러한 단계외에도, 상기 히트싱크(40) 또는 봉지부(70) 표면에 제품명, 제조회사 등을 마킹하는 마킹 단계 등이 더 추가될 수 있으며, 상기 다층 써킷테이프가 롤타입(Role Type) 또는 스트립 타입(Strip Type)으로 되어 있을 경우에는 상기 롤 또는 스트립에서 낱개의 반도체패키지를 분리하는 싱귤레이션 단계가 추가된다. 실제로, 대부분의 써킷테이프는 상기와 같이 롤 또는 스트립 타입으로 되어 있기 때문에, 상기 싱귤레이션 단계가 대부분 수행될 것이다.In addition to this step, a marking step for marking a product name, a manufacturer, etc. may be further added to the surface of the heat sink 40 or the encapsulation part 70, and the multilayer circuit tape may be a roll type or a strip type. In the case of (Strip Type), a singulation step of separating individual semiconductor packages from the roll or strip is added. In practice, since most circuit tapes are of the roll or strip type as described above, most of the singulation steps will be performed.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.
따라서 본 발명에 의한 다층 써킷테이프 및 이를 이용한 반도체패키지 및 그 제조 방법에 의하면, 회로패턴이 다층으로 형성됨으로써, 그 형성될 수 있는 회로패턴의 갯수 및 밀도가 증가하고 또한 디자인의 자유도도 높아지는 효과가 있다. 즉, 종래에는 회로패턴이 형성될 수 있는 면적 또는 공간에 제한이 많았으나, 본 발명은 회로패턴이 제1층 및/또는 제2층에 형성될 수 있기 때문에, 그 면적이나 공간의 제한이 비교적 적고 따라서 회로패턴의 갯수, 밀도를 증가시킴은 물론, 회로패턴의 디자인도 용이한 효과가 있다. 이는 최근의 다기능 및 고성능화한 반도체칩을 용이하게 수용할 수 있게 함으로써, 써킷테이프의 사용 범위를 더욱 증가시킨다.Therefore, according to the multilayer circuit tape according to the present invention, the semiconductor package using the same, and a method of manufacturing the same, the circuit pattern is formed in multiple layers, thereby increasing the number and density of circuit patterns that can be formed and increasing the degree of freedom in design. have. That is, in the related art, there are many limitations on the area or space in which a circuit pattern can be formed. However, in the present invention, since the circuit pattern can be formed on the first layer and / or the second layer, the area or space is relatively limited. As a result, the number and density of circuit patterns are increased, and the design of the circuit patterns is also easy. This makes it possible to easily accommodate the latest multifunctional and high performance semiconductor chips, further increasing the use range of the circuit tape.
또한, 부수적으로 반도체칩의 입출력패드중 그라운드용의 입출력패드를 제1층(또는 제2층)에 별도로 형성된 회로패턴에 본딩하거나 또는 히트싱크에 분산하여 본딩함으로써, 그만큼 증가된 시그널용 회로패턴의 갯수를 확보하는 효과가 있다.Incidentally, among the input / output pads of the semiconductor chip, the input / output pad for ground is bonded to a circuit pattern formed separately in the first layer (or the second layer) or distributed and bonded to the heat sink, thereby increasing the signal circuit pattern. It is effective to secure the number.
또한, 상기와 같이 써킷테이프의 제1층 및 히트싱크를 반도체칩의 그라운드용 입출력패드와 접속시킴으로써, 제2층 또는 나머지 시그널용 회로패턴 사이에 발생하는 크로스토크(Cross Talk) 현상이 최소화되고, 결국 전체적인 반도체패키지의 전기적 성능이 향상되는 효과가 있다.In addition, by connecting the first layer of the circuit tape and the heat sink with the ground input / output pads of the semiconductor chip as described above, the cross talk phenomenon occurring between the second layer or the remaining signal circuit patterns is minimized, As a result, the electrical performance of the overall semiconductor package is improved.
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