KR100388287B1 - back grinding method of wafer and semiconductor package thereof and its manufacturing method - Google Patents
back grinding method of wafer and semiconductor package thereof and its manufacturing method Download PDFInfo
- Publication number
- KR100388287B1 KR100388287B1 KR10-1999-0020938A KR19990020938A KR100388287B1 KR 100388287 B1 KR100388287 B1 KR 100388287B1 KR 19990020938 A KR19990020938 A KR 19990020938A KR 100388287 B1 KR100388287 B1 KR 100388287B1
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- circuit board
- semiconductor chip
- input
- pattern layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
- H01L21/0201—Specific process step
- H01L21/02013—Grinding, lapping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
- H01L21/0201—Specific process step
- H01L21/02016—Backside treatment
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Dicing (AREA)
Abstract
이 발명은 웨이퍼의 백그라인딩 방법과 이를 이용한 반도체패키지 및 그 제조 방법에 관한 것으로, 웨이퍼 레벨(wafer level)에서 반도체패키지를 제조하는 동시에 워페이지(warpage) 현상 없이 매우 얇은 상태로 웨이퍼를 핸들링(handling) 할 수 있도록 일면에 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 입출력패드가 형성된 면에 위치되며, 다수의 본드핑거 및 볼랜드로 이루어진 도전성 회로패턴층이 형성되며, 상기 입출력패드와 대응하는 위치에는 관통공이 형성된 회로기판과; 상기 반도체칩의 일면과 회로기판을 상호 접착시키는 동시에 상기 반도체칩의 측면까지 감싸는 접착제와; 상기 반도체칩의 입출력패드와 회로기판의 본드핑거를 전기적으로 접속하는 전기적 접속수단과; 상기 반도체칩의 입출력패드, 접속수단 및 회로기판의 관통공 주변을 봉지하는 봉지재와; 상기 회로기판의 볼랜드에 융착되어 입출력단자로 사용되는 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 하는 웨이퍼의 백그라인딩 방법과 이를 이용한 반도체패키지 및 그 제조 방법.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for backgrinding a wafer, a semiconductor package using the same, and a method of manufacturing the same. The present invention provides a semiconductor package at a wafer level, and simultaneously handles the wafer in a very thin state without warpage. A semiconductor chip having a plurality of input / output pads formed on one surface thereof; A circuit board positioned on a surface on which the input / output pad of the semiconductor chip is formed, a conductive circuit pattern layer including a plurality of bond fingers and a ball land, and having a through hole formed at a position corresponding to the input / output pad; An adhesive that bonds one surface of the semiconductor chip and a circuit board to each other and simultaneously covers the side surface of the semiconductor chip; Electrical connection means for electrically connecting the input / output pad of the semiconductor chip and the bond finger of the circuit board; An encapsulant for encapsulating the input / output pad, the connecting means, and the periphery of the circuit board of the semiconductor chip; A back grinding method of a wafer, a semiconductor package using the same, and a method of manufacturing the same, comprising a plurality of conductive balls fused to the ball lands of the circuit board and used as input / output terminals.
Description
본 발명은 웨이퍼의 백그라인딩 방법과 이를 이용한 반도체패키지 및 그 제조 방법에 관한 것으로, 보다 상세하게 설명하면 웨이퍼 레벨(wafer level)에서 반도체패키지를 제조하는 동시에 워페이지(warpage) 현상 없이 매우 얇은 상태로 웨이퍼를 핸들링(handling) 할 수 있는 웨이퍼의 백그라인딩 방법과 이를 이용한 반도체패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a method of backgrinding a wafer, a semiconductor package using the same, and a method of manufacturing the same. In detail, the present invention provides a semiconductor package at a wafer level and at a very thin state without a warpage phenomenon. The present invention relates to a wafer backgrinding method capable of handling a wafer, a semiconductor package using the same, and a manufacturing method thereof.
현재 웨이퍼를 매우 얇은 상태로 하여 웨이퍼 레벨에서 패키징하는 기술로 백그라인딩(back grinding) 기술이 알려져 있다. 이 기술은 통상 웨이퍼의 뒷면, 즉 패턴이 형성되지 않은 면을 레이저, 에칭 또는 기계적 그라인딩 방법에 의해 일정 부분을 깍아 낸 상태에서 나머지 제조 공정인 회로기판부착, 전기적 접속, 봉지 및 입출력단자 형성 및 소잉(sawing) 공정 등을 실시하는 기술이다.Background Art [0002] Backgrinding is now known as a technique for packaging wafers at a very thin state and at the wafer level. This technique is usually performed by laser, etching, or mechanical grinding method on the back side of the wafer, that is, the surface where the pattern is not formed, and the rest of the manufacturing process, such as circuit board attachment, electrical connection, encapsulation and input / output terminal formation and sawing. (sawing) A technique for performing a process.
그러나, 상기와 같이 웨이퍼의 뒷면을 깍아냄으로써 초래되는 심각한 문제가 바로 웨이퍼의 워페이지 또는 소잉시 발생하는 칩크랙(chip crack) 문제이다. 즉, 웨이퍼의 뒷면을 백그라인딩시에는 보통 수백도에 이르는 열이 발생하게 되는데 이 높은 열로 인해 더욱 얇아진 웨이퍼가 쉽게 휘어버리는 것이다. 또한 이러한 얇은 웨이퍼를 낱개의 반도체칩으로 잘라내는 소잉시에는 그 두께가 매우 얇음으로써 매우 작은 칩크랙에도 상기 반도체칩이 쉽게 파손되는 문제가 있다.However, a serious problem caused by scraping the back side of the wafer as described above is a chip crack problem occurring during warpage or sawing of the wafer. In other words, when backgrinding the back side of the wafer, heat of up to several hundred degrees is usually generated, and the thinner wafer is easily bent due to this high heat. In addition, when the thin wafer is cut into single semiconductor chips, the thickness thereof is very thin, so that the semiconductor chips are easily broken even with very small chip cracks.
더불어, 웨이퍼의 두께가 너무 얇게 됨으로써 그것이 제조 공정중 온도나 습기 등의 영향을 받아서 더욱 쉽게 휘게 되고, 또한 제조 공정중 상기와 같이 웨이퍼가 휘게 되면 나머지 공정들 예를 들면, 회로기판을 부착하는 공정, 전기적 접속 공정, 봉지 공정, 입출력단자 형성 공정 및 전술한 소잉 공정 등에서 불량이 발생할 확률이 큼으로써 결국 웨이퍼 레벨에서의 반도체패키지 생산 수율이 매우 저조해지는 문제가 있다.In addition, the thickness of the wafer becomes so thin that it is more easily bent under the influence of temperature or moisture during the manufacturing process, and the wafer is bent as described above during the manufacturing process. In the electrical connection process, the encapsulation process, the input / output terminal formation process, and the above-described sawing process, there is a problem that the yield of semiconductor packages at the wafer level is very low.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 발명한 것으로, 웨이퍼 레벨에서 반도체패키지를 제조하는 동시에 워페이지 현상 없이 매우 얇은 상태로 핸들링할 수 있는 웨이퍼의 백그라인딩 방법과 이를 이용한 반도체패키지 및 그 제조 방법을 제공하는데 있다.Therefore, the present invention has been invented to solve the above-described problems, and the wafer backgrinding method and the semiconductor package using the same that can be manufactured in a very thin state without the warpage phenomenon while manufacturing the semiconductor package at the wafer level and It is providing the manufacturing method.
도1은 본 발명에 의한 반도체패키지를 도시한 단면도이다.1 is a cross-sectional view showing a semiconductor package according to the present invention.
도2a 내지 도2h는 본 발명에 의한 웨이퍼의 백그라인딩 방법 및 반도체패키지의 제조 방법을 도시한 순차 설명도이다.2A to 2H are sequential explanatory diagrams showing a backgrinding method of a wafer and a method of manufacturing a semiconductor package according to the present invention.
- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-
2; 입출력패드 3; 요홈2; Input / output pad 3; Groove
4; 반도체칩 5; 스트릿라인4; Semiconductor chip 5; Street line
10; 회로기판 11; 수지층10; Circuit board 11; Resin layer
12; 본드핑거 13; 볼랜드12; Bondfinger 13; Borland
14; 커버코트층 15; 관통공14; Covercoat layer 15; Through hole
20; 접착제 30; 접속수단20; Adhesive 30; Connection
40; 도전성볼 50; 봉지재40; Conductive ball 50; Encapsulant
62; 웨이퍼블레이드 64; 소잉툴62; Wafer blade 64; Sawing tool
66; 고정수단 70; 웨이퍼66; Fastening means 70; wafer
상기한 목적을 달성하기 위해 본 발명에 의한 웨이퍼의 백그라인딩 방법은 패턴층이 형성되고, 상기 패턴층에 연결되어서는 표면에 다수의 입출력패드가 구비된 다수의 반도체칩이 스트릿라인으로 구분되어 있는 웨이퍼를 제공하는 단계와; 상기 웨이퍼에서 각각의 스트릿라인을 따라 일정깊이의 요홈을 형성하되, 반도체칩에 형성된 패턴층의 깊이보다 더 깊게 형성하는 단계와; 상기 웨이퍼의 패턴층이 형성된 면 전체에 접착되어 상기 웨이퍼를 지지하는 지지수단을 접착하는 단계와; 상기 웨이퍼의 패턴층이 형성되지 않은 뒷면을 그라인딩하되, 상기 요홈에 의해 각 반도체칩이 일정 거리 이격될 수 있는 길이 만큼 백그라인딩 하는 단계를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, in the backgrinding method of the wafer according to the present invention, a pattern layer is formed, and a plurality of semiconductor chips having a plurality of input / output pads disposed on a surface thereof are divided into street lines. Providing a wafer; Forming grooves of a predetermined depth along each street line in the wafer, but having a depth greater than that of a pattern layer formed in the semiconductor chip; Adhering to the entire surface on which the pattern layer of the wafer is formed to adhere supporting means for supporting the wafer; Grinding the back side of the wafer on which the pattern layer of the wafer is not formed, and backgrinding the semiconductor chip by a length that can be spaced apart by a predetermined distance by the groove.
여기서, 상기 웨이퍼상에 접착된 지지수단은 다수의 본드핑거 및 볼랜드로이루어진 도전성 회로패턴이 형성되고, 상기 웨이퍼의 반도체칩의 입출력패드와 대응하는 영역에는 관통공이 형성된 회로기판과 상기 회로기판의 저면에 접착되어 상기 웨이퍼와 회로기판이 접착되도록 하는 접착제로 함이 바람직하다.Here, the support means bonded to the wafer is formed of a conductive circuit pattern consisting of a plurality of bond fingers and borland, the circuit board formed with through holes in the area corresponding to the input and output pads of the semiconductor chip of the wafer and the bottom surface of the circuit board It is preferable that the adhesive is bonded to the wafer to bond the wafer and the circuit board.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 일면에 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 입출력패드가 형성된 면에 위치되며, 다수의 본드핑거 및 볼랜드로 이루어진 도전성 회로패턴층이 형성되며, 상기 입출력패드와 대응하는 위치에는 관통공이 형성된 회로기판과; 상기 반도체칩의 일면과 회로기판을 상호 접착시키는 동시에 상기 반도체칩의 측면까지 감싸는 접착제와; 상기 반도체칩의 입출력패드와 회로기판의 본드핑거를 전기적으로 접속하는 전기적 접속수단과; 상기 반도체칩의 입출력패드, 접속수단 및 회로기판의 관통공 주변을 봉지하는 봉지재와; 상기 회로기판의 볼랜드에 융착되어 입출력단자로 사용되는 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the semiconductor package according to the present invention includes a semiconductor chip having a plurality of input / output pads formed on one surface thereof; A circuit board positioned on a surface on which the input / output pad of the semiconductor chip is formed, a conductive circuit pattern layer including a plurality of bond fingers and a ball land, and having a through hole formed at a position corresponding to the input / output pad; An adhesive that bonds one surface of the semiconductor chip and a circuit board to each other and simultaneously covers the side surface of the semiconductor chip; Electrical connection means for electrically connecting the input / output pad of the semiconductor chip and the bond finger of the circuit board; An encapsulant for encapsulating the input / output pad, the connecting means, and the periphery of the circuit board of the semiconductor chip; It is characterized in that it comprises a plurality of conductive balls fused to the ball land of the circuit board used as input and output terminals.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 패턴층이 형성되고, 상기 패턴층에 연결되어서는 표면에 다수의 입출력패드가 구비된 다수의 반도체칩이 스트릿라인으로 구분되어 있는 웨이퍼를 제공하는 단계와; 상기 웨이퍼에서 각각의 스트릿라인을 따라 일정깊이의 요홈을 형성하되, 반도체칩에 형성된 패턴층의 깊이보다 더 깊게 형성하는 단계와; 상기 웨이퍼상에 다수의 본드핑거 및 볼랜드로 이루어진 도전성 회로패턴이 구비되며, 상기 웨이퍼의 반도체칩의 입출력패드와 대응하는 영역에는 관통공이 형성된 회로기판을 접착제로 접착하되, 상기 접착제가 요홈 내측으로 흘러들어가도록 하는 단계와; 상기 웨이퍼의 패턴층이 형성되지 않은 뒷면을 그라인딩하되, 상기 요홈을 통하여 접착제가 외측으로 노출되도록 하여 각 반도체칩이 일정 거리 이격되도록 하는 단계와; 상기 웨이퍼의 반도체칩의 입출력패드와 회로기판의 본드핑거를 전기적 접속수단으로 접속하는 단계와; 상기 웨이퍼의 각 반도체칩의 입출력패드, 본드핑거 및 회로기판의 관통공 주변을 봉지재로 봉지하는 단계와; 상기 회로기판의 볼랜드에 각각 도전성볼을 융착하는 단계와; 상기 요홈을 통하여 외부로 노출된 접착제 부분을 소잉 툴을 이용하여 회로기판에까지 일체로 소잉하여 낱개의 반도체패키지로 분리하는 단계를 포함하여 이루어진 것을 특징으로 한다.In addition, in order to achieve the above object, in the method of manufacturing a semiconductor package according to the present invention, a pattern layer is formed, and when connected to the pattern layer, a plurality of semiconductor chips having a plurality of input / output pads on the surface are divided into street lines. Providing a wafer; Forming grooves of a predetermined depth along each street line in the wafer, but having a depth greater than that of a pattern layer formed in the semiconductor chip; A conductive circuit pattern including a plurality of bond fingers and ball lands is provided on the wafer, and a circuit board having a through hole is bonded to an area corresponding to the input / output pad of the semiconductor chip of the wafer with an adhesive, but the adhesive flows into the groove. To enter; Grinding a back surface on which the pattern layer of the wafer is not formed, wherein the adhesive is exposed to the outside through the recesses so that each semiconductor chip is spaced a predetermined distance apart; Connecting the input / output pad of the semiconductor chip of the wafer and the bond finger of the circuit board with electrical connection means; Encapsulating the input / output pads, bond fingers and through-holes of the circuit board of each semiconductor chip of the wafer with an encapsulant; Fusing the conductive balls to the ball lands of the circuit board; The adhesive portion exposed to the outside through the groove is characterized in that it comprises a step of integrally sawing to a circuit board using a sawing tool to separate into a single semiconductor package.
여기서, 상기 소잉 단계는 요홈의 폭보다 작은 소잉툴을 이용함으로써, 분리된 낱개의 반도체패키지 측면이 접착제로 감싸여진 형태가 되도록 함이 바람직하다.Here, in the sawing step, by using a sawing tool smaller than the width of the groove, it is preferable to make the separated individual semiconductor package side is wrapped in an adhesive form.
상기 소잉 단계는 회로기판의 상면을 배큠 홀더로 고정한 상태에서 실시하거나 또는 상기 회로기판의 상면을 마운트 테이프로 고정한 상태에서 실시함이 바람직하다.The sawing step is preferably performed in a state where the upper surface of the circuit board is fixed with a backing holder or in a state where the upper surface of the circuit board is fixed with a mounting tape.
상기 그라인딩 단계후에는 잉크나 레이저로 마킹하는 단계를 더 포함함이 바람직하다.After the grinding step, it is preferable to further include the step of marking with ink or laser.
상기와 같이 하여 본 발명에 의한 웨이퍼의 백그라인딩 방법과 이를 이용한 반도체패키지 및 그 제조 방법에 의하면 웨이퍼 레벨에서 반도체패키지를 제조함으로써, 각종 장비에의 투입이나 핸들링 등이 용이해지고 따라서 제조 비용이 절감된다.As described above, according to the method of backgrinding a wafer, a semiconductor package using the same, and a method of manufacturing the same, the semiconductor package is manufactured at the wafer level, thereby making it easier to add or handle various equipment, and thus reduce manufacturing costs. .
또한, 웨이퍼 레벨에서 패턴층이 형성된 면에 회로기판을 접착시킨 상태에서 그 뒷면을 깍아내고, 나머지 제조 공정을 수행함으로써 상기 회로기판이 얇은 상태의 웨이퍼가 휘지 않토록 지지하는 역할을 하여 결국 제조 공정중 웨페이지 문제를 해결하게 된다.In addition, by cutting off the back side while the circuit board is bonded to the surface on which the pattern layer is formed at the wafer level, and performing the remaining manufacturing process, the circuit board serves to support the wafer in a thin state so that the wafer is not bent. The problem is solved.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.
도1은 본 발명에 의한 반도체패키지를 도시한 단면도이다.1 is a cross-sectional view showing a semiconductor package according to the present invention.
소정의 전기적 기능을 수행하는 패턴(도시되지 않음)이 형성되고, 상기 패턴에 연결되어서는 다수의 입출력패드(2)가 상면에 형성된 반도체칩(4)이 중앙에 위치되어 있다.A pattern (not shown) that performs a predetermined electrical function is formed, and a semiconductor chip 4 having a plurality of input / output pads 2 formed on an upper surface thereof is connected to the pattern.
상기 반도체칩(4)의 입출력패드(2)가 형성된 상면에는 수지층(11)을 기본층으로 그 상면에 다수의 본드핑거(12) 및 볼랜드(13)로 이루어진 도전성 회로패턴층이 형성되며, 상기 본드핑거(12) 및 볼랜드(13)가 오픈되도록 그 상면을 커버코트층(14)이 덮고 있다. 또한, 상기 반도체칩(4)의 입출력패드(2)와 대응하는 영역에는 일정크기의 관통공(15)이 형성됨으로써 상기 입출력패드(2)가 그 관통공(15)을 통하여 오픈되도록 되어 있다.A conductive circuit pattern layer including a plurality of bond fingers 12 and a ball land 13 is formed on the upper surface of the semiconductor chip 4 on which the input / output pad 2 is formed, and the resin layer 11 is a base layer. The cover coat layer 14 covers the upper surface of the bond finger 12 and the borland 13 to be opened. In addition, a through hole 15 having a predetermined size is formed in a region corresponding to the input / output pad 2 of the semiconductor chip 4 so that the input / output pad 2 is opened through the through hole 15.
여기서, 상기 수지층(11)은 일반적인 폴리이미드(polyimide) 필름층이나 BT(bismaleimide triazine) 수지층으로 할 수 있다. 또는 상기 수지층(11)없이 직접 회로패턴층만 형성된 형태도 가능하며, 다층 구조도 가능하다. 이러한회로기판(10)의 사양은 당업자의 선택사항에 불과하다.Here, the resin layer 11 may be a general polyimide film layer or a bismaleimide triazine (BT) resin layer. Alternatively, only the direct circuit pattern layer may be formed without the resin layer 11, and a multilayer structure may be possible. The specification of such a circuit board 10 is only a choice of those skilled in the art.
또한, 상기 도전성 회로패턴층은 구리박막층으로 형성함이 바람직하며, 상기 본드핑거(12)에는 차후 전기적 접속수단(30)과의 양호한 접속을 위해 금(Au), 은(Ag) 등을 도금하고, 볼랜드(13)에는 차후 도전성볼(40)과의 양호한 결합을 위해 금, 은, 니켈(Ni) 또는 팔라디움(Pd) 등을 도금함이 바람직하다. 이러한 사항 역시 당업자의 선택사항에 불과할 것이다.In addition, the conductive circuit pattern layer is preferably formed of a copper thin film layer, the bond finger 12 is plated with gold (Au), silver (Ag) and the like for a good connection with the electrical connection means 30 in the future In the borland 13, it is preferable to plate gold, silver, nickel (Ni) or palladium (Pd) and the like for good bonding with the conductive balls 40 later. This will also be a choice of those skilled in the art.
한편, 상기 반도체칩(4)과 회로기판(10)은 소정의 접착제(20)에 의해 접착되어 있다. 또한, 상기 접착제(20)는 반도체칩(4)과 회로기판(10) 사이뿐만 아니라 그 반도체칩(4)의 측면까지 감싸고 있는 형태를 한다. 상기한 접착제(20)는 반도체 분야에서 통상적으로 사용되고 있는 에폭시 접착제(20)를 사용함이 바람직하다. 더불어, 상기 반도체칩(4)의 저면은 외부로 노출되어 그 열방출성능이 향상되도록 되어 있으며, 상기 반도체칩(4)의 저면과 접착제(20)의 저면은 동일면을 이루고 있다.On the other hand, the semiconductor chip 4 and the circuit board 10 is bonded by a predetermined adhesive (20). In addition, the adhesive 20 has a form covering not only between the semiconductor chip 4 and the circuit board 10 but also to the side surface of the semiconductor chip 4. The adhesive 20 is preferably used epoxy adhesive 20 that is commonly used in the semiconductor field. In addition, the bottom of the semiconductor chip 4 is exposed to the outside to improve its heat dissipation performance, and the bottom of the semiconductor chip 4 and the bottom of the adhesive 20 form the same surface.
상기 반도체칩(4)의 입출력패드(2)와 회로기판(10)의 본드핑거(12)는 전기적 접속수단(30)에 의해 상호 접속되어 있다. 상기 접속수단(30)은 통상 금와이어(Au wire) 또는 알루미늄와이어(Al wire)와 같은 도전성와이어 또는 상기 본드핑거(12)가 관통공(15) 내측으로 연장되어 형성되는 리드(lead)를 이용함이 바람직하다.The input / output pads 2 of the semiconductor chip 4 and the bond fingers 12 of the circuit board 10 are connected to each other by electrical connection means 30. The connection means 30 typically uses a conductive wire such as an Au wire or an aluminum wire, or a lead in which the bond finger 12 extends into the through hole 15. This is preferred.
상기 반도체칩(4)의 입출력패드(2), 접속수단(30) 및 회로기판(10)의 관통공(15) 주변은 에폭시몰딩컴파운드(epoxy molding compound) 또는 액상봉지재와 같은 봉지재(50)로 봉지되어 외부의 먼지, 습기 및 기계적 충격 등으로부터 보호되도록 되어 있다.An encapsulant 50 such as an epoxy molding compound or a liquid encapsulant may be formed around the input / output pad 2, the connection means 30, and the through hole 15 of the circuit board 10 of the semiconductor chip 4. It is sealed with) to protect it from dust, moisture and mechanical shock.
또한, 상기 회로기판(10)의 볼랜드(13)에는 입출력단자인 다수의 도전성볼(40)이 형성되어 있다. 상기 도전성볼(40)은 주석(Sn), 납(Pb) 또는 이들의 합금인 솔더볼(solder ball)을 이용함이 바람직하다.In addition, a plurality of conductive balls 40 serving as input / output terminals are formed on the ball lands 13 of the circuit board 10. The conductive ball 40 is preferably using a solder ball (Sn), lead (Pb) or an alloy thereof.
도2a 내지 도2h는 본 발명에 의한 웨이퍼의 백그라인딩 방법 및 반도체패키지의 제조 방법을 도시한 순차 설명도이다.2A to 2H are sequential explanatory diagrams showing a backgrinding method of a wafer and a method of manufacturing a semiconductor package according to the present invention.
먼저, 각종 전기적 기능을 수행하는 패턴층(도시되지 않음)이 형성되고, 상기 패턴층에 연결되어서는 상면에 다수의 입출력패드(2)가 구비된 다수의 반도체칩(4)이 스트릿라인(5)으로 구분되어 있는 웨이퍼(70)를 제공한다.(도2a)First, a pattern layer (not shown) that performs various electrical functions is formed, and a plurality of semiconductor chips 4 having a plurality of input / output pads 2 disposed on an upper surface thereof are connected to the pattern layer. A wafer 70 is divided into () (FIG. 2A).
웨이퍼 절단 블레이드(62)를 이용하여 상기 웨이퍼(70)에서 각각의 스트릿라인(5)을 따라 일정 깊이의 요홈(3)을 형성한다. 이때, 상기 요홈(3)은 각각의 반도체칩(4)에 형성된 패턴층의 깊이보다 약간 더 깊게 형성함이 바람직하다.(도2b)A wafer cutting blade 62 is used to form grooves 3 of a predetermined depth along each streetline 5 in the wafer 70. At this time, the groove 3 is preferably formed slightly deeper than the depth of the pattern layer formed on each semiconductor chip (4) (Fig. 2b).
상기 웨이퍼(70)의 패턴층이 형성된 면 전체에 접착되어 상기 웨이퍼를 지지하도록 소정의 지지수단을 접착한다. 여기서, 상기 지지수단은 바람직하기고 접착제와 회로기판으로 함이 바람직하다. 즉, 수지층(11)을 기본층으로 그 상면에 다수의 본드핑거(12), 볼랜드(13)의 도전성 회로패턴층이 구비되며, 상기 웨이퍼(70)의 반도체칩(4)의 입출력패드(2)와 대응하는 영역에는 관통공(15)이 형성된 회로기판(10)을 접착제(20)를 이용하여 접착하다. 이때, 상기 접착제(20)가 상기 웨이퍼(70)의 요홈(3) 내측으로 흘러 들어 가게 한다.(도2c)A predetermined support means is attached to the entire surface on which the pattern layer of the wafer 70 is formed to support the wafer. Herein, the support means is preferably used, and it is preferable to use an adhesive and a circuit board. That is, a plurality of bond fingers 12 and conductive circuit pattern layers of the borland 13 are provided on the upper surface of the resin layer 11 as the base layer, and the input / output pads of the semiconductor chip 4 of the wafer 70 are provided. In the region corresponding to 2), the circuit board 10 having the through holes 15 is bonded using the adhesive 20. At this time, the adhesive 20 flows into the groove 3 of the wafer 70. (FIG. 2C)
계속해서, 상기 웨이퍼(70)의 패턴층이 형성되지 않은 뒷면을 화학적 에칭,기계적 그라인딩 또는 레이저 조사 방법 등을 이용하여 소정 길이만큼 깍아낸다. 이때, 상기 웨이퍼(70)에 형성된 요홈(3)을 통하여 접착제(20)가 외측으로 노출될 정도까지 깍아냄이 바람직하다. 따라서 실제로 각 반도체칩(4)은 접착제(20)를 사이에 두고 일정 거리 이격된 상태가 된다.(도2d)Subsequently, the back surface on which the pattern layer of the wafer 70 is not formed is scraped off by a predetermined length using chemical etching, mechanical grinding or laser irradiation. At this time, it is preferable to scrape to the extent that the adhesive 20 is exposed to the outside through the groove 3 formed in the wafer 70. Therefore, in reality, each semiconductor chip 4 is spaced apart by a certain distance with the adhesive 20 therebetween (FIG. 2D).
한편, 상기와 같이 웨이퍼(70)의 뒷면을 깍아낸 후에는 잉크나 레이저를 이용하여 소정 모양의 도안을 마킹(marking)할 수 있다. 이와 같은 마킹은 웨이퍼(70)에서 아직 각각의 반도체칩(4)으로 완전히 분리된 상태가 아니므로 동시에 많은 숫자의 반도체칩(4)에 마킹할 수 있는 장점이 있다.On the other hand, after cutting the back of the wafer 70 as described above, it is possible to mark the pattern of a predetermined shape using ink or laser. Such marking is not yet completely separated from the wafer 70 into the respective semiconductor chips 4, and thus, the marking may be simultaneously performed on a large number of semiconductor chips 4.
상기 각각의 반도체칩(4)의 입출력패드(2)와 회로기판(10)의 본드핑거(12)를 전기적 접속수단(30)으로 접속한다. 이때, 상기 접속수단(30)은 금와이어 또는 알루미늄와이어와 같은 도전성와이어를 이용하거나, 본드핑거(12)에 연장된 리드 등을 이용함이 바람직하다.(도2e)The input / output pads 2 of the semiconductor chips 4 and the bond fingers 12 of the circuit board 10 are connected by the electrical connection means 30. At this time, it is preferable that the connection means 30 uses a conductive wire such as a gold wire or an aluminum wire, or a lead or the like extended to the bond finger 12. (FIG. 2E)
상기 웨이퍼(70)의 각 반도체칩(4)의 입출력패드(2), 본드핑거(12) 및 회로기판(10)의 관통공(15) 주변을 에폭시몰딩컴파운드 또는 액상봉지재 등의 봉지재(50)를 이용하여 봉지한다.(도2f)An encapsulant such as an epoxy molding compound or a liquid encapsulant is formed around the input / output pad 2, the bond finger 12, and the through hole 15 of the circuit board 10 of each semiconductor chip 4 of the wafer 70. Encapsulate using 50) (FIG. 2F).
계속해서, 상기 회로기판(10)의 볼랜드(13)에는 솔더볼과 같은 도전성볼(40)을 융착한다.(도2g)Subsequently, a conductive ball 40 such as a solder ball is fused to the ball land 13 of the circuit board 10 (FIG. 2G).
마지막으로 상기 요홈(3)을 통하여 외부로 노출된 접착제(20) 부분을 소잉툴(64)을 이용하여 회로기판(10)에까지 연장하여 절단함으로써 낱개의 반도체패키지로 분리한다.(도2h)Finally, the portion of the adhesive 20 exposed to the outside through the groove 3 is extended to the circuit board 10 using the sawing tool 64 and cut into separate semiconductor packages (FIG. 2H).
이때, 상기 소잉 단계는 요홈(3)의 폭보다 작은 소잉툴(64)을 이용함으로써, 분리된 낱개의 반도체패키지 측면이 접착제(20)로 감싸여진 형태가 되도록 함이 바람직하다.At this time, in the sawing step, by using a sawing tool 64 smaller than the width of the groove 3, it is preferable to make the separated individual semiconductor package side is wrapped in the adhesive (20).
또한, 상기 소잉 단계는 회로기판(10)의 상면을 고정수단(66) 예를 들면, 배큠 홀더(vacuum holder)나 마운트 테이프(mount tape) 등을 이용하여 고정한 상태에서 실시함이 바람직하다.In addition, the sawing step is preferably performed in a state where the upper surface of the circuit board 10 is fixed by using a fixing means 66, for example, a vacuum holder, a mount tape, or the like.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기예만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modifications may be made without departing from the scope and spirit of the present invention.
상기와 같이 하여 본 발명에 의한 웨이퍼의 백그라인딩 방법과 반도체패키지 및 그 제조 방법에 의하면 웨이퍼 레벨에서 반도체패키지를 제조함으로써, 각종 장비에의 투입이나 핸들링 등이 용이해지고 따라서 제조 비용이 절감되는 효과가 있다.As described above, according to the backgrinding method, the semiconductor package, and the manufacturing method of the wafer according to the present invention, the semiconductor package is manufactured at the wafer level, thereby making it easy to add or handle various equipment, and thus reduce the manufacturing cost. have.
또한, 웨이퍼 레벨에서 패턴층이 형성된 면에 회로기판을 접착시킨 상태에서 그 뒷면을 깍아내고, 나머지 제조 공정을 수행함으로써 상기 회로기판이 얇은 상태의 웨이퍼가 휘지 않토록 지지하는 역할을 하여 결국 제조 공정중 웨페이지 문제를 해결하는 효과가 있다.In addition, by cutting off the back side while the circuit board is bonded to the surface on which the pattern layer is formed at the wafer level, and performing the remaining manufacturing process, the circuit board serves to support the wafer in a thin state so that the wafer is not bent. It has the effect of solving the webpage problem.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0020938A KR100388287B1 (en) | 1999-06-07 | 1999-06-07 | back grinding method of wafer and semiconductor package thereof and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0020938A KR100388287B1 (en) | 1999-06-07 | 1999-06-07 | back grinding method of wafer and semiconductor package thereof and its manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010001597A KR20010001597A (en) | 2001-01-05 |
| KR100388287B1 true KR100388287B1 (en) | 2003-06-19 |
Family
ID=19590459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0020938A KR100388287B1 (en) | 1999-06-07 | 1999-06-07 | back grinding method of wafer and semiconductor package thereof and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100388287B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490396B1 (en) | 2001-12-15 | 2005-05-17 | 삼성전자주식회사 | Apparatus and method for controlling drive voltage of an image display device |
| KR100652442B1 (en) | 2005-11-09 | 2006-12-01 | 삼성전자주식회사 | Semiconductor chip and method of manufacturing the same |
| KR100763239B1 (en) | 2006-06-27 | 2007-10-04 | 삼성전자주식회사 | Image processing apparatus and method for enhancing visibility of image on display |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07231036A (en) * | 1994-02-18 | 1995-08-29 | Sony Corp | Manufacture of semiconductor substrate |
| KR19980047801A (en) * | 1996-12-16 | 1998-09-15 | 김광호 | Wafer level chip scale package and its manufacturing method |
| KR20000025861A (en) * | 1998-10-15 | 2000-05-06 | 김영환 | Semiconductor chip size package and method for manufacturing the same |
| KR20000058170A (en) * | 1999-02-24 | 2000-09-25 | 윌리엄 비. 켐플러 | Method for manufacturing a semiconductor device |
| JP2001127206A (en) * | 1999-08-13 | 2001-05-11 | Citizen Watch Co Ltd | Manufacturing method of chip-scale package and manufacturing method of ic chip |
| KR20010068512A (en) * | 2000-01-06 | 2001-07-23 | 윤종용 | Chip scale stack package and manufacturing method thereof |
-
1999
- 1999-06-07 KR KR10-1999-0020938A patent/KR100388287B1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07231036A (en) * | 1994-02-18 | 1995-08-29 | Sony Corp | Manufacture of semiconductor substrate |
| KR19980047801A (en) * | 1996-12-16 | 1998-09-15 | 김광호 | Wafer level chip scale package and its manufacturing method |
| KR20000025861A (en) * | 1998-10-15 | 2000-05-06 | 김영환 | Semiconductor chip size package and method for manufacturing the same |
| KR20000058170A (en) * | 1999-02-24 | 2000-09-25 | 윌리엄 비. 켐플러 | Method for manufacturing a semiconductor device |
| JP2001127206A (en) * | 1999-08-13 | 2001-05-11 | Citizen Watch Co Ltd | Manufacturing method of chip-scale package and manufacturing method of ic chip |
| KR20010068512A (en) * | 2000-01-06 | 2001-07-23 | 윤종용 | Chip scale stack package and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010001597A (en) | 2001-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100347706B1 (en) | New molded package having a implantable circuits and manufacturing method thereof | |
| US5843808A (en) | Structure and method for automated assembly of a tab grid array package | |
| US9123869B2 (en) | Semiconductor device with a light emitting semiconductor die | |
| US6271060B1 (en) | Process of fabricating a chip scale surface mount package for semiconductor device | |
| KR100339044B1 (en) | ball grid array semiconductor package and method for making the same | |
| JP3420057B2 (en) | Resin-sealed semiconductor device | |
| US8487424B2 (en) | Routable array metal integrated circuit package fabricated using partial etching process | |
| JP5615936B2 (en) | Panel-based leadframe packaging method and apparatus | |
| JP3269025B2 (en) | Semiconductor device and manufacturing method thereof | |
| WO2004044983A1 (en) | Semiconductor device and method therefor | |
| KR100388287B1 (en) | back grinding method of wafer and semiconductor package thereof and its manufacturing method | |
| JP3203228B2 (en) | Semiconductor device and manufacturing method thereof | |
| TW202226464A (en) | Multi-layer semiconductor package with stacked passive components | |
| KR20130112353A (en) | Semiconductor package and method for fabricating the same | |
| JPH0562980A (en) | Semiconductor device and manufacture thereof | |
| KR100401018B1 (en) | attaching method of wafer for semiconductor package | |
| KR20090123684A (en) | Method for fabricating flip chip package | |
| KR101008534B1 (en) | Power semiconductor mudule package and method for fabricating the same | |
| KR100308393B1 (en) | Semiconductor Package and Manufacturing Method | |
| KR100473336B1 (en) | semiconductor package | |
| KR20010001596A (en) | fabrication method of semiconductor chip for semiconductor package from wafer and semiconductor package thereof and its method | |
| KR100388293B1 (en) | Semiconductor package | |
| KR100708040B1 (en) | Circuit tape and semiconductor package using it and its manufacturing method | |
| KR100708041B1 (en) | semiconductor package and its manufacturing method | |
| KR20020058213A (en) | Semiconductor package and its manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130607 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20140603 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20150604 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20160602 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20170602 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20180605 Year of fee payment: 16 |
|
| EXPY | Expiration of term |