KR100708044B1 - Multi-layer circuit tape and its manufacturing method and semiconductor package using it - Google Patents

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Abstract

이 발명은 다층 써킷테이프 및 그 제조 방법과 이를 이용한 반도체패키지에 관한 것으로, 파인피치(Fine Pitch)에 대해 보다 느슨한 디자인룰(Design Rule)을 적용할 수 있고, 파워(Power) 및 그라운드(Ground) 처리가 용이하도록, The present invention relates to a multilayer circuit tape, a method of manufacturing the same, and a semiconductor package using the same. A looser design rule can be applied to a fine pitch, and power and ground can be applied. To facilitate processing,

다수의 통공이 어레이(Array)되어 형성된 대략 판상의 제1절연층과; 상기 제1절연층의 상면에 형성되어 있으며, 상기 통공을 통하여 하부로 노출된 다수의 제1회로패턴과; 상기 제1회로패턴의 상면중 일정영역을 제외한 상면 전체에 형성된 제2절연층과; 상기 제2절연층의 상면에 형성되어 있되, 상기 제1회로패턴과 전기적으로 연결된 제2회로패턴을 포함하여 이루어진 것을 특징으로 함.A substantially plate-shaped first insulating layer formed by arraying a plurality of through holes; A plurality of first circuit patterns formed on an upper surface of the first insulating layer and exposed downward through the through holes; A second insulating layer formed on the entire upper surface of the upper surface of the first circuit pattern except for a predetermined region; Is formed on the upper surface of the second insulating layer, characterized in that it comprises a second circuit pattern electrically connected with the first circuit pattern.

Description

다층 써킷테이프 및 그 제조 방법과 이를 이용한 반도체패키지{Multi-layer circuit tape and its manufacturing method and semiconductor package using it}Multi-layer circuit tape and its manufacturing method and semiconductor package using it

도1a 내지 도1c는 종래의 써킷테이프를 도시한 평면도, 단면도 및 저면도이다.1A to 1C are a plan view, a sectional view and a bottom view of a conventional circuit tape.

도2는 종래 써킷테이프를 이용한 반도체패키지의 단면도이다.2 is a cross-sectional view of a semiconductor package using a conventional circuit tape.

도3a 및 도3b는 본 발명에 의한 다층 써킷테이프를 도시한 평면도 및 단면도이다.3A and 3B are a plan view and a cross-sectional view showing a multilayer circuit tape according to the present invention.

도4a 내지 도4e는 본 발명에 의한 다층 써킷테이프의 제조방법을 도시한 순차 설명도이다.4A to 4E are sequential explanatory diagrams showing a method for manufacturing a multilayer circuit tape according to the present invention.

도5는 본 발명에 의한 다층 써킷테이프를 이용한 반도체패키지의 단면도이다.5 is a cross-sectional view of a semiconductor package using a multilayer circuit tape according to the present invention.

- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-

100; 본 발명에 의한 다층 써킷테이프100; Multi-layer circuit tape according to the present invention

200; 본 발명에 의한 반도체패키지200; Semiconductor package according to the present invention

2; 제1절연층 4; 제1절연층에 형성된 관통공2; A first insulating layer 4; Through hole formed in the first insulating layer

6; 제1회로패턴 8; 제2절연층6; First circuit pattern 8; Second insulation layer

10; 제2절연층에 형성된 관통공 12; 제2회로패턴 10; A through hole 12 formed in the second insulating layer; Second circuit pattern                 

14; 마스크 16; 디포지션층14; Mask 16; Deposition layer

18; 도금층 20; 접착수단18; Plating layer 20; Adhesive means

22; 반도체칩 24; 입출력패드22; Semiconductor chip 24; I / O pad

26; 도전성와이어 28; 봉지부26; Conductive wires 28; Encapsulation

30; 도전성볼30; Conductive ball

본 발명은 다층 써킷테이프 및 그 제조 방법과 이를 이용한 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 파인피치(Fine Pitch)에 대해 보다 느슨한 디자인룰(Design Rule)을 적용할 수 있고, 파워(Power) 및 그라운드(Ground) 처리가 용이한 다층 써킷테이프 및 그 제조 방법과 이를 이용한 반도체패키지에 관한 것이다.The present invention relates to a multilayer circuit tape, a method for manufacturing the same, and a semiconductor package using the same. More specifically, a looser design rule may be applied to a fine pitch, and power may be applied. And it relates to a multi-layer circuit tape easy to ground (Ground), a method of manufacturing the same and a semiconductor package using the same.

일반적으로 반도체패키지에는 반도체칩을 비롯하여 다양한 종류의 섭스트레이트(Substrate)가 이용되고 있다. 이러한 섭스트레이트로서는 주지된 바와 같이 써킷테이프, 써킷필름, 인쇄회로기판 또는 리드프레임 등 매우 다양한 종류가 존재하며, 이것들은 반도체칩과 마더보드 사이의 전기적 신호를 상호 중개해주는 역할을 한다.In general, various types of substrates (substrate) are used in semiconductor packages, including semiconductor chips. As such a substrate, a wide variety of circuit tapes, circuit films, printed circuit boards, or lead frames are known, and these serve to mediate electrical signals between the semiconductor chip and the motherboard.

이러한 섭스트레이트중에서 종래의 통상적인 써킷테이프(100')가 도1a 내지 도1c에 도시되어 있으며, 이를 참조하여 종래의 써킷테이프(100')를 설명하면 다음 과 같다.Among such substrates, a conventional circuit tape 100 'is shown in FIGS. 1A to 1C. Referring to the circuit circuit 100', a conventional circuit tape 100 'will be described below.

도시된 바와 같이 다수의 원형 통공(4')이 어레이(Array)된 가요성의 절연층(2')이 구비되어 있고, 상기 절연층(2')의 상면에는 복잡하고 미세한 다수의 회로패턴(6')이 형성되어 있다. 상기 회로패턴(6')은 통상 구리박막(Cu Foil)으로 형성된다. 또한, 상기 회로패턴(6')중 일정 영역은 상기 절연층(2')의 관통공(4')을 통하여, 상기 절연층(2')의 하면으로 오픈(Open)되어 있다. 상기 절연층(2')의 관통공(4')을 통하여 하면으로 오픈된 회로패턴(6')의 일정영역을 통상 볼랜드(Ball Land)라고도 한다. 더불어, 상기 회로패턴(6')의 상면 전체는 외부에 그대로 노출될 수 있다. 물론, 상기 회로패턴(6')중 차후 도전성와이어(26')와 본딩되는 영역(본드핑거(Bond Finger)라 칭함)을 제외한 나머지 영역은 모두 절연성 수지로 코팅되어 있을 수도 있다.As shown, a flexible insulating layer 2 'having a plurality of circular through holes 4' is arrayed, and a plurality of complicated and minute circuit patterns 6 are formed on the upper surface of the insulating layer 2 '. ') Is formed. The circuit pattern 6 ′ is usually formed of a copper foil. In addition, a predetermined region of the circuit pattern 6 'is opened to the lower surface of the insulating layer 2' through the through hole 4 'of the insulating layer 2'. A predetermined region of the circuit pattern 6 'that is opened to the lower surface through the through hole 4' of the insulating layer 2 'is commonly referred to as a ball land. In addition, the entire upper surface of the circuit pattern 6 ′ may be exposed to the outside as it is. Of course, all of the remaining regions of the circuit pattern 6 ′ may be coated with an insulating resin except for a region (hereinafter referred to as a bond finger) bonded to the conductive wire 26 ′.

이러한 써킷테이프(100')는 통상 절연층(2')의 상면에 얇은 구리박막 등을 접착, 스퍼터링(Sputtering), 디포지션(Depostion) 등의 방법으로 형성한 후, 화학적 에칭(Etching)에 의해 복잡한 모양의 회로패턴(6')을 형성한다. 또한, 상기 절연층(2')의 하면에는 상기 회로패턴(6')과 대응되는 일정 영역을 레이저 등으로 드릴링(Drilling)하여 일정 크기의 관통공(4')을 형성함으로써, 상기 회로패턴(6')의 소정 영역이 상기 관통공(4')을 통하여 외측으로 오픈되도록 한다.The circuit tape 100 'is usually formed by bonding a thin copper thin film or the like to the upper surface of the insulating layer 2' by sputtering, deposition, or the like, and then chemically etching the same. The circuit pattern 6 'of a complicated shape is formed. In addition, by drilling a predetermined area corresponding to the circuit pattern 6 'on a lower surface of the insulating layer 2' by forming a through hole 4 'of a predetermined size, the circuit pattern ( 6 ') is opened to the outside through the through hole (4').

계속해서, 도2는 상기 써킷테이프(100')를 이용한 반도체패키지(200')의 단면도이다.2 is a cross-sectional view of the semiconductor package 200 'using the circuit tape 100'.

도시된 바와 같이 써킷테이프(100')의 상면 중앙에는 접착수단(20')으로 반 도체칩(22')이 접착되어 있다. 상기 반도체칩(22')은 상면에 다수의 입출력패드(24')가 형성되어 있으며, 상기 입출력패드(24')는 도전성와이어(26')에 의해 상기 써킷테이프(100')의 회로패턴(6')에 전기적으로 접속되어 있다. 또한, 상기 써킷테이프(100')의 상면, 반도체칩(22') 및 도전성와이어(26')는 봉지재로 봉지되어 일정 형태의 봉지부(28')가 형성되어 있으며, 상기 써킷테이프(100')의 각 관통공(4') 즉, 볼랜드에는 도전성볼(30')이 융착되어 있다.As shown in the drawing, the semiconductor chip 22 'is bonded to the center of the upper surface of the circuit tape 100' by an adhesive means 20 '. The semiconductor chip 22 'has a plurality of input / output pads 24' formed on an upper surface thereof, and the input / output pad 24 'is formed of a conductive wire 26' by a circuit pattern of the circuit tape 100 '. 6 ') is electrically connected. In addition, the upper surface of the circuit tape 100 ', the semiconductor chip 22' and the conductive wire 26 'are encapsulated with an encapsulant to form a certain encapsulation portion 28', and the circuit tape 100 A conductive ball 30 'is fused to each through hole 4' of the '), i.e., a ball land.

여기서, 상기 반도체칩(22') 하면의 회로패턴(6') 및 도전성볼(30')은 통상 상기 반도체칩(22')의 열을 마더보드쪽으로 신속하게 발산시키는 역할을 한다.Here, the circuit pattern 6 'and the conductive ball 30' on the lower surface of the semiconductor chip 22 'generally serve to quickly dissipate the heat of the semiconductor chip 22' toward the motherboard.

한편, 최근의 반도체패키지는 점차 파인피치화 경향에 따라 상기 써킷테이프에 더 많은 회로패턴이 수용될 수 있도록 디자인되고 있다. 그러나, 상기와 같은 종래의 써킷테이프는 단층 구조이기 때문에 동일한 면적에서 형성될 수 있는 회로패턴의 갯수 및 피치에는 물리적 및 공간적 한계가 있다.Meanwhile, recent semiconductor packages are being designed to accommodate more circuit patterns in the circuit tape according to the tendency to fine pitch. However, since the conventional circuit tape has a single layer structure, there are physical and spatial limitations on the number and pitch of circuit patterns that can be formed in the same area.

또한, 상기 반도체칩의 입출력패드 중에는 시그널용 외에도 다수의 파워용 및 그라운드용의 입출력패드가 존재하는데, 이를 모두 회로패턴에 연결해야 함으로써, 과다하게 시그널용의 회로패턴이 낭비되는 단점이 있다. 즉, 경우에 따라서는 상기 반도체칩의 입출력패드중 시그널용의 입출력패드를 상기 회로패턴이 모두 수용하지 못할 수도 있다.In addition, there are a plurality of input / output pads for power and ground in addition to signals for the input / output pads of the semiconductor chip, and all of them have to be connected to circuit patterns, which leads to an excessive waste of circuit patterns for signals. That is, in some cases, the circuit pattern may not accommodate all the input / output pads for signals among the input / output pads of the semiconductor chip.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 파인피치(Fine Pitch)에 대해 보다 느슨한 디자인룰(Design Rule)을 적용할 수 있고, 파워(Power) 및 그라운드(Ground) 처리가 용이한 다층 써킷테이프 및 그 제조 방법과 이를 이용한 반도체패키지를 제공하는데 있다.Therefore, the present invention has been made to solve the above-mentioned conventional problems, it is possible to apply a looser design rule (Fine Pitch), and the power (Power) and Ground (Ground) processing The present invention provides an easy multilayer circuit tape, a method of manufacturing the same, and a semiconductor package using the same.

(구성)(Configuration)

상기한 목적을 달성하기 위해 본 발명에 의한 다층 써킷테이프는 다수의 통공이 어레이(Array)되어 형성된 대략 판상의 제1절연층과; 상기 제1절연층의 상면에 형성되어 있으며, 상기 통공을 통하여 하부로 노출된 다수의 제1회로패턴과; 상기 제1회로패턴의 상면중 일정영역을 제외한 상면 전체에 형성된 제2절연층과; 상기 제2절연층의 상면에 형성되어 있되, 상기 제1회로패턴과 전기적으로 연결된 제2회로패턴을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the multilayer circuit tape according to the present invention comprises: a substantially plate-shaped first insulating layer formed by arranging a plurality of through holes; A plurality of first circuit patterns formed on an upper surface of the first insulating layer and exposed downward through the through holes; A second insulating layer formed on the entire upper surface of the upper surface of the first circuit pattern except for a predetermined region; Is formed on the upper surface of the second insulating layer, it characterized in that it comprises a second circuit pattern electrically connected with the first circuit pattern.

여기서, 상기 제2절연층에는 관통공이 형성되어 있고, 상기 제1회로패턴과 상기 제2회로패턴은 상기 관통공을 통하여 전기적으로 연결될 수 있다.Here, a through hole is formed in the second insulating layer, and the first circuit pattern and the second circuit pattern may be electrically connected through the through hole.

또한, 상기 제2회로패턴은, 상기 제1회로패턴을 외부로 노출시키는 제2절연층의 경계면을 통하여, 상기 제1회로패턴과 전기적으로 연결될 수도 있다.In addition, the second circuit pattern may be electrically connected to the first circuit pattern through an interface of a second insulating layer exposing the first circuit pattern to the outside.

상기한 목적을 달성하기 위해 본 발명에 의한 다층 써킷테이프의 제조 방법은 다수의 통공이 어레이(Array)되어 형성된 제1절연층과, 상기 제1절연층의 상면에 형성되어 있으며, 상기 통공을 통하여 하부로 노출된 다수의 제1회로패턴으로 이루어진 원시 써킷테이프를 제공하는 단계와; 상기 원시 써킷테이프의 상면에, 상기 제1회로패턴과 대응하는 영역에 다수의 관통공이 형성되도록, 감광성의 제2절연층을 형성하는 단계와; 상기 원시 써킷테이프의 중앙에 형성된 제1회로패턴의 상면 및 이것과 인접한 제1회로패턴의 일정영역과 상기 제1회로패턴 사이의 영역과 대응되는 영역의 감광성의 제2절연층을 빛에 노출시키는 단계와; 상기 노출되거나 노출되지 않은 모든 감광성의 제2절연층 상면에 금속을 디포지션하는 단계와; 상기 디포지션된 금속 상면에 금속을 도금하는 단계와; 상기 원시 써킷테이프를 현상하여, 상기 노출된 감광성의 제2절연층, 상기 제2절연층 상면의 금속 디포지션층 및 도금층을 모두 제거하여, 상기 제2절연층 상면에 상기 제1회로패턴과 전기적으로 연결된 제2회로패턴을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a multilayer circuit tape according to the present invention includes a first insulating layer formed by arranging a plurality of through holes and formed on an upper surface of the first insulating layer. Providing a raw circuit tape composed of a plurality of first circuit patterns exposed below; Forming a photosensitive second insulating layer on an upper surface of the raw circuit tape such that a plurality of through holes are formed in a region corresponding to the first circuit pattern; The photosensitive second insulating layer of the upper surface of the first circuit pattern formed in the center of the raw circuit tape and a region corresponding to a region of the first circuit pattern adjacent to the first circuit pattern and a region between the first circuit pattern is exposed to light. Steps; Depositing metal on the exposed or unexposed all of the photosensitive second insulating layer; Plating a metal on the deposited metal upper surface; The raw circuit tape is developed to remove all of the exposed photosensitive second insulating layer, the metal deposition layer and the plating layer on the upper surface of the second insulating layer, and electrically connects the first circuit pattern to the upper surface of the second insulating layer. And forming a second circuit pattern connected with each other.

상기한 목적을 달성하기 위해 본 발명에 의한 다층 써킷테이프를 이용한 반도체패키지는 다수의 통공이 어레이(Array)되어 형성된 제1절연층, 상기 제1절연층의 상면에 형성되어 있으며, 상기 통공을 통하여 외부로 노출된 다수의 제1회로패턴, 상기 제1회로패턴의 상면에 형성되어 있되, 상기 제1회로패턴중 일정 영역은 외부로 노출되도록 되어 있는 제2절연층, 상기 제2절연층의 상면에 형성되어 있되, 상기 제1회로패턴과 전기적으로 도전가능하게 연결된 제2회로패턴으로 이루어진 다층 써킷테이프와; 상기 다층 써킷테이프의 상면 중앙에 접착수단으로 접착되어 있으며, 상면에 다수의 입출력패드가 형성된 반도체칩과; 상기 반도체칩의 입출력패드와 상기 다층 써킷테이프의 제1회로패턴 및 제2회로패턴을 전기적으로 접속하는 다수의 도전성와이어와; 상기 다층 써킷테이프의 상면, 반도체칩 및 도전성와이어가 외부 환경으로부터 보호되도록 봉지재로 봉지되어 형성된 봉지부와; 상기 다층 써킷테이프의 통공에 융착되어 상기 제1회로패턴 및 제2회로패턴과 전기적으로 접속되는 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다. In order to achieve the above object, the semiconductor package using the multilayer circuit tape according to the present invention is formed on the first insulating layer and the upper surface of the first insulating layer formed by arraying a plurality of through holes, and through the through A plurality of first circuit patterns exposed to the outside, a second insulating layer formed on the upper surface of the first circuit pattern, a predetermined region of the first circuit pattern is exposed to the outside, the upper surface of the second insulating layer A multi-layer circuit tape formed on the first circuit pattern, the multilayer circuit tape being electrically conductively connected to the first circuit pattern; A semiconductor chip bonded to the center of the upper surface of the multi-layer circuit tape and having a plurality of input / output pads formed thereon; A plurality of conductive wires electrically connecting the input / output pad of the semiconductor chip and the first circuit pattern and the second circuit pattern of the multilayer circuit tape; An encapsulation portion formed by encapsulating an upper surface of the multilayer circuit tape, a semiconductor chip and conductive wires with an encapsulant so as to be protected from an external environment; A plurality of conductive balls are fused to the through-holes of the multilayer circuit tape and electrically connected to the first circuit pattern and the second circuit pattern.                     

(작용)(Action)

상기와 같이 하여 본 발명에 의한 다층 써킷테이프 및 이의 제조 방법과 이를 이용한 반도체패키지에 의하면, 회로패턴이 다층(즉, 2층)으로 형성됨으로써, 동일한 면적의 써킷테이프에서 보다 많은 회로패턴을 디자인할 수 있게 되며, 또한 파인피치에 대하여 보다 느슨한 디자인룰을 적용할 수 있게 된다.As described above, according to the multilayer circuit tape according to the present invention, a manufacturing method thereof, and a semiconductor package using the same, circuit patterns are formed in multiple layers (that is, two layers), so that more circuit patterns can be designed in circuit tapes having the same area. In addition, more loose design rules can be applied to fine pitch.

또한, 회로패턴이 다층으로 형성됨으로써, 반도체칩에 형성된 다수의 파워용 및 그라운드용의 입출력패드를 상기 써킷테이프가 용이하게 수용할 수 있고, 이에 따라 시그널용의 회로패턴을 보다 많이 확보할 수 있게 된다. 따라서, 파인피치화된 대량의 입출력패드를 갖는 반도체칩을 용이하게 수용할 수 있게 된다.In addition, since the circuit pattern is formed in multiple layers, the circuit tape can easily accommodate a plurality of power and ground input / output pads formed on a semiconductor chip, thereby securing more circuit patterns for signals. do. Therefore, it is possible to easily accommodate a semiconductor chip having a large pitch input-output pad.

(실시예)(Example)

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.

도3a 및 도3b는 본 발명에 의한 다층 써킷테이프(100)를 도시한 평면도 및 단면도이다.3A and 3B are a plan view and a sectional view of the multilayer circuit tape 100 according to the present invention.

먼저 다수의 관통공(4)이 어레이되어 형성된 대략 판상의 제1절연층(2)이 형성되어 있다. 여기서, 상기 제1절연층(2)은 통상적인 절연 테이프 또는 필름이다.First, a substantially plate-shaped first insulating layer 2 formed by arranging a plurality of through holes 4 is formed. Here, the first insulating layer 2 is a conventional insulating tape or film.

상기 제1절연층(2)의 상면에는 상기 관통공(4)을 통하여 하부로 노출된 다수의 제1회로패턴(6)이 형성되어 있다. 즉, 중앙에는 대략 4각 라인 모양으로 서로 연결되어 제1회로패턴(6)이 형성되어 있고, 상기 중앙을 중심으로 그 외주연에는 방사상으로 또다른 제1회로패턴(6)이 형성되어 있다.A plurality of first circuit patterns 6 exposed downward through the through holes 4 are formed on the upper surface of the first insulating layer 2. That is, the first circuit pattern 6 is formed at the center by being connected to each other in a substantially quadrangular line shape, and another first circuit pattern 6 is formed radially at the outer circumference of the center.

또한, 상기 제1회로패턴(6)의 상면중 일정영역을 제외한 상면 전체에는 제2절연층(8)이 형성되어 있다. 즉, 상기 제2절연층(8)중 상기 제1회로패턴(6)과 대응되는 영역에는 일정 직경의 관통공(10)이 형성되어 있고, 또한 상기 제1회로패턴(6)중 써킷테이프(100)의 중앙과 가까운 부분은 상기 제2절연층(8)이 형성되어 있지 않다.In addition, a second insulating layer 8 is formed on the entire upper surface of the first circuit pattern 6 except a predetermined region. That is, a through hole 10 having a predetermined diameter is formed in a region of the second insulating layer 8 corresponding to the first circuit pattern 6, and a circuit tape of the first circuit pattern 6 is formed. The second insulating layer 8 is not formed at a portion close to the center of the 100.

계속해서, 상기 제2절연층(8)의 상면에는 상기 제1회로패턴(6)과 전기적으로 연결된 제2회로패턴(12)이 형성되어 있다.Subsequently, a second circuit pattern 12 electrically connected to the first circuit pattern 6 is formed on an upper surface of the second insulating layer 8.

즉, 상기 제1회로패턴(6)과 상기 제2회로패턴(12)은 상기 제2절연층(8)의 관통공(10)을 통하여 전기적으로 연결되거나(도3b의 좌측 참조), 또는 상기 제1회로패턴(6)을 외부로 노출시키는 제2절연층(8)의 경계면을 통하여(도3b의 우측 참조) 상기 제1회로패턴(6)과 전기적으로 연결되어 있다.That is, the first circuit pattern 6 and the second circuit pattern 12 are electrically connected through the through hole 10 of the second insulating layer 8 (see the left side of FIG. 3B), or the The first circuit pattern 6 is electrically connected to each other through the interface of the second insulating layer 8 exposing the first circuit pattern 6 to the outside (see the right side of FIG. 3B).

또한, 상기 제1회로패턴(6)과 제2회로패턴(12)은 단면상 대략 계단형태로 되어 있다. 즉, 상기 제2회로패턴(12)은 상기 제1회로패턴(6)의 길이보다 짧게 형성되어 있으며, 따라서, 상기 제1회로패턴(6)중 일부 영역 및 상기 제2회로패턴(12)은 모두 써킷테이프(100)의 상면으로 노출되어 있다.In addition, the first circuit pattern 6 and the second circuit pattern 12 have a substantially stepped shape in cross section. That is, the second circuit pattern 12 is formed to be shorter than the length of the first circuit pattern 6, so that some regions of the first circuit pattern 6 and the second circuit pattern 12 are All are exposed to the upper surface of the circuit tape 100.

따라서, 이와 같은 다층 써킷테이프는 종래에 비하여 대략 2배의 회로패턴이 형성되고, 따라서 반도체칩의 그라운드, 파워 및 시그널을 모두 용이하게 수용할 수 있게 된다.Therefore, the circuit pattern of the multilayer circuit tape is approximately twice as large as that of the prior art, and thus, the ground, power, and signal of the semiconductor chip can be easily accommodated.

계속해서, 도4a 내지 도4e는 본 발명에 의한 다층 써킷테이프(100)의 제조방 법을 도시한 순차 설명도이며, 이를 참조하여 본 발명의 다층 써킷테이프(100)의 제조 방법을 설명한다.4A to 4E are sequential explanatory diagrams showing a manufacturing method of the multilayer circuit tape 100 according to the present invention, and a method of manufacturing the multilayer circuit tape 100 of the present invention will be described with reference to this.

1. 원시 써킷테이프 제공 단계로서, 다수의 관통공(4)이 어레이(Array)되어 형성된 제1절연층(2)과, 상기 제1절연층(2)의 상면에 형성되어 있으며, 상기 관통공(4)을 통하여 하부로 노출된 다수의 제1회로패턴(6)으로 이루어진 원시 써킷테이프를 제공한다.1. A step of providing a raw circuit tape, wherein a plurality of through holes 4 are formed in an array and formed on an upper surface of the first insulating layer 2 and the first insulating layer 2. A raw circuit tape composed of a plurality of first circuit patterns 6 exposed downward through (4) is provided.

2. 제2절연층 형성 단계로서, 상기 원시 써킷테이프의 상면에, 상기 제1회로패턴(6)과 대응하는 영역에 적어도 하나 이상의 관통공(10)이 형성되도록, 감광성의 제2절연층(8)을 형성한다.(도4a 참조)2. A second insulating layer forming step, wherein at least one through hole 10 is formed in a region corresponding to the first circuit pattern 6 on an upper surface of the raw circuit tape. 8) (see Fig. 4A).

3. 노출 단계로서, 상기 원시 써킷테이프의 중앙에 형성된 제1회로패턴(6)의 상면 및 이것과 인접한 그 외주연의 다른 제1회로패턴(6)의 일정영역과 상기 제1회로패턴(6) 사이의 영역과 대응되는 영역의 감광성의 제2절연층(8)을 빛에 노출시켜 그 물성(物性)을 변화시킨다.(도4b 참조)3. In the exposing step, a predetermined region of the upper surface of the first circuit pattern 6 formed in the center of the raw circuit tape and another first circuit pattern 6 of the outer circumference adjacent thereto and the first circuit pattern 6 The physical properties of the photosensitive second insulating layer 8 in the region corresponding to the region between and exposed to light are changed (see Fig. 4b).

도면중 미설명 부호 14는 마스크(Mask)이다.In the figure, reference numeral 14 denotes a mask.

4. 금속 디포지션(Deposition) 단계로서, 상기 노출되거나 노출되지 않은 모든 감광성의 제2절연층(8) 상면에 금속을 디포지션하여 일정두께의 디포지션층(16)을 형성한다.4. Metal Deposition Step: A metal is deposited on all of the exposed and unexposed second photosensitive insulating layers 8 to form a deposition layer 16 having a predetermined thickness.

이때, 상기 디포지션의 특성상, 상기 제2절연층(8)의 수평면에만 일정두께의 디포지션층(16)이 형성되고, 상기 제2절연층(8)의 수직면에는 디포지션층(16)이 형성되지 않는다. 또한, 이때 상기 제2절연층(8)에 형성된 관통공(10)은 그 직경이 매우 작으므로, 상기 디포지션층(16)에 의해 폐색(閉塞)된다.At this time, the deposition layer 16 having a predetermined thickness is formed only on the horizontal surface of the second insulating layer 8, and the deposition layer 16 is formed on the vertical surface of the second insulating layer 8. Not formed. In this case, since the through hole 10 formed in the second insulating layer 8 has a very small diameter, the through hole 10 is blocked by the deposition layer 16.

5. 금속 도금(Plating) 단계로서, 상기 디포지션된 층(16) 상면에 금속을 도금한다. 상기 도금되는 금속은 통상적인 구리(Cu)이다.(도4d 참조)5. Plating step, in which a metal is plated on the deposited layer 16. The metal to be plated is conventional copper (Cu) (see Figure 4d).

이때, 상기 도금에 의한 도금층(18)은 상기 디포지션층(16)이 형성된 영역에만 형성된다. 즉, 제2절연층(8)의 수평면에만 형성되고, 수직면에는 형성되지 않는다. 물론, 상기 제2절연층(8)에 형성된 관통공(10)은 이미 디포지션층(16)으로 폐색되어 있으므로, 상기 관통공(10) 상부에도 도금층(18)이 형성된다.At this time, the plating layer 18 by the plating is formed only in the region where the deposition layer 16 is formed. That is, it is formed only in the horizontal plane of the second insulating layer 8, but not in the vertical plane. Of course, since the through hole 10 formed in the second insulating layer 8 is already blocked by the deposition layer 16, the plating layer 18 is formed on the through hole 10.

6. 현상 단계로서, 상기 원시 써킷테이프를 현상하여, 상기 노출된 감광성의 제2절연층(8), 상기 제2절연층(8) 상면의 금속 디포지션층(16) 및 도금층(18)을 모두 제거하여, 상기 제2절연층(8) 상면에 상기 제1회로패턴(6)과 전기적으로 연결된 제2회로패턴(12)을 형성한다.(도4e 참조)6. As the developing step, the raw circuit tape is developed to expose the exposed photosensitive second insulating layer 8, the metal deposition layer 16 and the plating layer 18 on the upper surface of the second insulating layer 8. All of them are removed to form a second circuit pattern 12 electrically connected to the first circuit pattern 6 on the top surface of the second insulating layer 8 (see FIG. 4E).

즉, 상기 제2절연층(8)중 빛에 노출된 영역은 상기 제1회로패턴(6) 또는 제1절연층(2)으로부터 쉽게 제거되어, 소정의 목적하는 제2회로패턴(12)을 얻게 된다.That is, the region of the second insulating layer 8 exposed to light is easily removed from the first circuit pattern 6 or the first insulating layer 2 to remove the predetermined second circuit pattern 12. You get

이때, 상기 제2회로패턴(12)은 상기 제2절연층(8)의 관통공(10)을 통하여 상기 제1회로패턴(6)에 연결되거나, 또는 상기 제1회로패턴(6)을 외부로 노출시키는 제2절연층(8)의 경계면(8a)을 통하여 연결된다.In this case, the second circuit pattern 12 may be connected to the first circuit pattern 6 through the through hole 10 of the second insulating layer 8, or may be external to the first circuit pattern 6. It is connected through the interface (8a) of the second insulating layer (8) exposed to.

도5는 본 발명에 의한 다층 써킷테이프(100)를 이용한 반도체패키지(200)의 단면도이다.5 is a cross-sectional view of a semiconductor package 200 using a multilayer circuit tape 100 according to the present invention.

도시된 바와 같이 다수의 관통공(4)이 어레이(Array)되어 형성된 제1절연층(2), 상기 제1절연층(2)의 상면에 형성되어 있으며, 상기 관통공(4)을 통하여 외부로 노출된 다수의 제1회로패턴(6), 상기 제1회로패턴(6)의 상면에 형성되어 있되, 상기 제1회로패턴(6)중 일정 영역은 외부로 노출되어 있는 제2절연층(8), 상기 제2절연층(8)의 상면에 형성되어 있되, 상기 제1회로패턴(6)과 전기적으로 도전가능하게 연결된 제2회로패턴(12)으로 이루어진 다층 써킷테이프(100)가 구비되어 있다.As shown in the drawing, a plurality of through holes 4 are formed on an array of first insulating layers 2 and upper surfaces of the first insulating layers 2. A plurality of first circuit patterns 6 exposed to the first circuit pattern 6 and a second insulating layer formed on the upper surface of the first circuit pattern 6, wherein a predetermined region of the first circuit pattern 6 is exposed to the outside. 8) A multi-layer circuit tape 100 is formed on the upper surface of the second insulating layer 8, the second circuit pattern 12 is electrically conductively connected to the first circuit pattern 6. It is.

상기 다층 써킷테이프(100)의 상면 중앙에는 접착수단(20)으로 반도체칩(22)이 접착되어 있으며, 상기 반도체칩(22)의 상면에는 다수의 입출력패드(24)가 형성되어 있다.The semiconductor chip 22 is bonded to the center of the upper surface of the multilayer circuit tape 100 by an adhesive means 20, and a plurality of input / output pads 24 are formed on the upper surface of the semiconductor chip 22.

상기 반도체칩(22)의 입출력패드(24)와 상기 다층 써킷테이프(100)의 제1회로패턴(6) 및 제2회로패턴(12)은 골드와이어, 알루미늄와이어와 같은 도전성와이어(26)에 의해 상호 전기적으로 연결되어 있다.The input / output pad 24 of the semiconductor chip 22 and the first circuit pattern 6 and the second circuit pattern 12 of the multi-layer circuit tape 100 are connected to conductive wires 26 such as gold wires and aluminum wires. Are electrically connected to each other.

또한, 상기 다층 써킷테이프(100)의 상면, 반도체칩(22) 및 도전성와이어(26)는 외부 환경으로부터 보호되도록 봉지재로 봉지되어 일정 형태의 봉지부(28)를 이루고 있다.In addition, the upper surface of the multilayer circuit tape 100, the semiconductor chip 22, and the conductive wire 26 are encapsulated with an encapsulant so as to be protected from an external environment to form a certain encapsulation portion 28.

또한, 상기 다층 써킷테이프(100)의 관통공(4)에는 솔더볼과 같은 도전성볼(30)이 융착되어 차후 마더보드에 실장 가능한 형태로 되어 있다.In addition, a conductive ball 30 such as a solder ball is fused to the through-hole 4 of the multi-layer circuit tape 100 so as to be mounted on a motherboard later.

따라서, 상기 반도체칩(22)의 그라운드, 파워 및 시그널은 상기 입출력패드(24), 도전성와이어(26), 제2회로패턴(12) 또는/ 및 제1회로패턴(6), 그리고 도전성볼(30)을 통하여 마더보드로 전달된다. 또한 마더보드로부터의 그라운드, 파워 및 시그널은 그 역으로 전달된다. Accordingly, the ground, power, and signal of the semiconductor chip 22 may include the input / output pad 24, the conductive wire 26, the second circuit pattern 12 or / and the first circuit pattern 6, and the conductive ball ( Through 30) to the motherboard. In addition, ground, power and signals from the motherboard are reversed.                     

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.

상기와 같이 하여 본 발명에 의한 다층 써킷테이프 및 이의 제조 방법과 이를 이용한 반도체패키지에 의하면, 회로패턴이 2층으로 형성됨으로써, 써킷테이프에 보다 많은 회로패턴을 디자인 할 수 있는 효과가 있다. 또한, 상기와 같이 하여 파인피치화에 따른 디자인룰도 보다 느슨해지고 이에 따라 섭스트레이트의 제조 수율도 향상되는 효과가 있다.As described above, according to the multilayer circuit tape according to the present invention, a manufacturing method thereof, and a semiconductor package using the same, the circuit pattern is formed in two layers, so that more circuit patterns can be designed on the circuit tape. In addition, as described above, the design rule according to the fine pitch is also loosened, and accordingly, the manufacturing yield of the substrate is also improved.

또한, 회로패턴이 2층으로 형성됨으로써, 반도체칩에 형성된 다수의 파워용 및 그라운드용의 입출력패드를 용이하게 수용할 수 있고, 이에 따라 시그널용의 회로패턴을 보다 많이 확보할 수 있게 된다. 따라서, 파인피치화된 대량의 입출력패드를 갖는 반도체칩을 용이하게 수용할 수 있는 효과가 있다.In addition, since the circuit pattern is formed in two layers, a large number of power and ground input / output pads formed on the semiconductor chip can be easily accommodated, thereby securing more circuit patterns for signals. Therefore, there is an effect that can easily accommodate a semiconductor chip having a large pitch input and output pad.

Claims (5)

다수의 통공이 어레이(Array)되어 형성된 대략 판상의 제1절연층과;A substantially plate-shaped first insulating layer formed by arraying a plurality of through holes; 상기 제1절연층의 상면에 형성되어 있으며, 상기 통공을 통하여 하부로 노출된 다수의 제1회로패턴과;A plurality of first circuit patterns formed on an upper surface of the first insulating layer and exposed downward through the through holes; 상기 제1회로패턴의 상면중 일정영역을 제외한 상면 전체에 형성된 제2절연층과;A second insulating layer formed on the entire upper surface of the upper surface of the first circuit pattern except for a predetermined region; 상기 제2절연층의 상면에 형성되어 있되, 상기 제1회로패턴과 전기적으로 연결된 제2회로패턴을 포함하여 이루어진 다층 써킷테이프.And a second circuit pattern formed on an upper surface of the second insulating layer, the second circuit pattern being electrically connected to the first circuit pattern. 제1항에 있어서, 상기 제2절연층에는 관통공이 형성되어 있고, 상기 제1회로패턴과 상기 제2회로패턴은 상기 관통공을 통하여 전기적으로 연결된 것을 특징으로 하는 다층 써킷테이프.The multilayer circuit tape of claim 1, wherein a through hole is formed in the second insulating layer, and the first circuit pattern and the second circuit pattern are electrically connected through the through hole. 제1항 또는 제2항에 있어서, 상기 제2회로패턴은, 상기 제1회로패턴을 외부로 노출시키는 제2절연층의 경계면을 통하여, 상기 제1회로패턴과 전기적으로 연결된 것을 특징으로 하는 다층 써킷테이프.The multilayer circuit of claim 1 or 2, wherein the second circuit pattern is electrically connected to the first circuit pattern through an interface of a second insulating layer exposing the first circuit pattern to the outside. Circuit tape. 다수의 통공이 어레이(Array)되어 형성된 제1절연층과, 상기 제1절연층의 상면에 형성되어 있으며, 상기 통공을 통하여 하부로 노출된 다수의 제1회로패턴으로 이루어진 원시 써킷테이프를 제공하는 단계와;Providing a raw circuit tape comprising a first insulating layer formed by arraying a plurality of holes and a plurality of first circuit patterns formed on an upper surface of the first insulating layer and exposed to the bottom through the holes. Steps; 상기 원시 써킷테이프의 상면에, 상기 제1회로패턴과 대응하는 영역에 다수의 관통공이 형성되도록, 감광성의 제2절연층을 형성하는 단계와;Forming a photosensitive second insulating layer on an upper surface of the raw circuit tape such that a plurality of through holes are formed in a region corresponding to the first circuit pattern; 상기 원시 써킷테이프의 중앙에 형성된 제1회로패턴의 상면 및 이것과 인접한 제1회로패턴의 일정영역과 상기 제1회로패턴 사이의 영역과 대응되는 영역의 감광성의 제2절연층을 빛에 노출시키는 단계와;The photosensitive second insulating layer of the upper surface of the first circuit pattern formed in the center of the raw circuit tape and a region corresponding to a region of the first circuit pattern adjacent to the first circuit pattern and a region between the first circuit pattern is exposed to light. Steps; 상기 노출되거나 노출되지 않은 모든 감광성의 제2절연층 상면에 금속을 디포지션하는 단계와;Depositing metal on the exposed or unexposed all of the photosensitive second insulating layer; 상기 디포지션된 금속 상면에 금속을 도금하는 단계와;Plating a metal on the deposited metal upper surface; 상기 원시 써킷테이프를 현상하여, 상기 노출된 감광성의 제2절연층, 상기 제2절연층 상면의 금속 디포지션층 및 도금층을 모두 제거하여, 상기 제2절연층 상면에 상기 제1회로패턴과 전기적으로 연결된 제2회로패턴을 형성하는 단계를 포함하여 이루어진 다층 써킷테이프의 제조 방법.The raw circuit tape is developed to remove all of the exposed photosensitive second insulating layer, the metal deposition layer and the plating layer on the upper surface of the second insulating layer, and electrically connects the first circuit pattern to the upper surface of the second insulating layer. A method of manufacturing a multilayer circuit tape comprising the step of forming a second circuit pattern connected by a. 다수의 통공이 어레이(Array)되어 형성된 제1절연층, 상기 제1절연층의 상면에 형성되어 있으며, 상기 통공을 통하여 외부로 노출된 다수의 제1회로패턴, 상기 제1회로패턴의 상면에 형성되어 있되, 상기 제1회로패턴중 일정 영역은 외부로 노출되도록 되어 있는 제2절연층, 상기 제2절연층의 상면에 형성되어 있되, 상기 제1회로패턴과 전기적으로 도전가능하게 연결된 제2회로패턴으로 이루어진 다층 써킷테이프와;A plurality of through holes are formed on the first insulating layer formed by arraying the upper surface of the first insulating layer, the plurality of first circuit patterns exposed to the outside through the through holes, the upper surface of the first circuit pattern A second insulating layer formed on an upper surface of the second insulating layer, wherein a predetermined region of the first circuit pattern is exposed to the outside, the second circuit being electrically conductively connected to the first circuit pattern A multilayer circuit tape formed of a circuit pattern; 상기 다층 써킷테이프의 상면 중앙에 접착수단으로 접착되어 있으며, 상면에 다수의 입출력패드가 형성된 반도체칩과;A semiconductor chip bonded to the center of the upper surface of the multi-layer circuit tape and having a plurality of input / output pads formed thereon; 상기 반도체칩의 입출력패드와 상기 다층 써킷테이프의 제1회로패턴 및 제2회로패턴을 전기적으로 접속하는 다수의 도전성와이어와;A plurality of conductive wires electrically connecting the input / output pad of the semiconductor chip and the first circuit pattern and the second circuit pattern of the multilayer circuit tape; 상기 다층 써킷테이프의 상면, 반도체칩 및 도전성와이어가 외부 환경으로부터 보호되도록 봉지재로 봉지되어 형성된 봉지부와;An encapsulation portion formed by encapsulating an upper surface of the multilayer circuit tape, a semiconductor chip and conductive wires with an encapsulant so as to be protected from an external environment; 상기 다층 써킷테이프의 통공에 융착되어 상기 제1회로패턴 및 제2회로패턴과 전기적으로 접속되는 다수의 도전성볼을 포함하여 이루어진 반도체패키지.And a plurality of conductive balls fused to the through-holes of the multilayer circuit tape and electrically connected to the first circuit pattern and the second circuit pattern.
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