KR100708044B1 - Multi-layer circuit tape and its manufacturing method and semiconductor package using it - Google Patents

Multi-layer circuit tape and its manufacturing method and semiconductor package using it Download PDF

Info

Publication number
KR100708044B1
KR100708044B1 KR20010045712A KR20010045712A KR100708044B1 KR 100708044 B1 KR100708044 B1 KR 100708044B1 KR 20010045712 A KR20010045712 A KR 20010045712A KR 20010045712 A KR20010045712 A KR 20010045712A KR 100708044 B1 KR100708044 B1 KR 100708044B1
Authority
KR
Grant status
Grant
Patent type
Prior art keywords
circuit
formed
insulating layer
tape
pattern
Prior art date
Application number
KR20010045712A
Other languages
Korean (ko)
Other versions
KR20030011160A (en )
Inventor
하선호
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

이 발명은 다층 써킷테이프 및 그 제조 방법과 이를 이용한 반도체패키지에 관한 것으로, 파인피치(Fine Pitch)에 대해 보다 느슨한 디자인룰(Design Rule)을 적용할 수 있고, 파워(Power) 및 그라운드(Ground) 처리가 용이하도록, This invention is a multilayer-circuit tape and relates to a manufacturing method and a semiconductor package using the same, fine pitch can be applied to more loose design rules (Design Rule) for (Fine Pitch), power (Power) and the ground (Ground) for ease of processing,
다수의 통공이 어레이(Array)되어 형성된 대략 판상의 제1절연층과; A plurality of through holes, the array (Array) a first insulating layer of substantially plate-shaped and is formed; 상기 제1절연층의 상면에 형성되어 있으며, 상기 통공을 통하여 하부로 노출된 다수의 제1회로패턴과; The first is formed on the upper surface of the insulating layer, a plurality of the first circuit via the through hole exposed to the lower patterns; 상기 제1회로패턴의 상면중 일정영역을 제외한 상면 전체에 형성된 제2절연층과; The first circuit of the second insulation is formed on the entire top surface except for a predetermined region of the upper surface of the pattern layer; 상기 제2절연층의 상면에 형성되어 있되, 상기 제1회로패턴과 전기적으로 연결된 제2회로패턴을 포함하여 이루어진 것을 특징으로 함. Also it characterized in that made in a second circuit pattern formed on the upper surface of a capping, connected to said first circuit pattern and electrical of the second insulating layer.

Description

다층 써킷테이프 및 그 제조 방법과 이를 이용한 반도체패키지{Multi-layer circuit tape and its manufacturing method and semiconductor package using it} Multilayer Circuit tape and a method of manufacturing the semiconductor package, and it {Multi-layer circuit tape and its manufacturing method and semiconductor package using it} using

도1a 내지 도1c는 종래의 써킷테이프를 도시한 평면도, 단면도 및 저면도이다. Figure 1a to 1c is a plan view showing a conventional tape-circuit, a cross-sectional view and a bottom view.

도2는 종래 써킷테이프를 이용한 반도체패키지의 단면도이다. 2 is a cross-sectional view of the semiconductor package using a conventional tape-circuit.

도3a 및 도3b는 본 발명에 의한 다층 써킷테이프를 도시한 평면도 및 단면도이다. Figures 3a and 3b are a plan view and a cross-sectional view showing the multi-layer tape-circuit according to the present invention.

도4a 내지 도4e는 본 발명에 의한 다층 써킷테이프의 제조방법을 도시한 순차 설명도이다. Figure 4a to Figure 4e is a sequential explanatory view illustrating a method of manufacturing a multi-layer tape-circuit according to the present invention.

도5는 본 발명에 의한 다층 써킷테이프를 이용한 반도체패키지의 단면도이다. 5 is a cross-sectional view of the semiconductor package using the multi-layer tape-circuit according to the present invention.

- 도면중 주요 부호에 대한 설명 - - description of the main reference characters -

100; 100; 본 발명에 의한 다층 써킷테이프 Circuit multilayer tape according to the invention

200; 200; 본 발명에 의한 반도체패키지 The semiconductor package according to the invention

2; 2; 제1절연층 4; The first insulating layer 4; 제1절연층에 형성된 관통공 The through hole formed in the first insulating layer

6; 6; 제1회로패턴 8; A first circuit pattern 8; 제2절연층 A second insulating layer

10; 10; 제2절연층에 형성된 관통공 12; The through-holes 12 formed in the second insulating layer; 제2회로패턴 A second circuit pattern

14; 14; 마스크 16; A mask 16; 디포지션층 Deposition layer

18; 18; 도금층 20; Plated layer 20; 접착수단 Adhesive means

22; 22; 반도체칩 24; A semiconductor chip 24; 입출력패드 O pads

26; 26; 도전성와이어 28; Conductive wires 28; 봉지부 Bag unit

30; 30; 도전성볼 Conductive ball

본 발명은 다층 써킷테이프 및 그 제조 방법과 이를 이용한 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 파인피치(Fine Pitch)에 대해 보다 느슨한 디자인룰(Design Rule)을 적용할 수 있고, 파워(Power) 및 그라운드(Ground) 처리가 용이한 다층 써킷테이프 및 그 제조 방법과 이를 이용한 반도체패키지에 관한 것이다. The present invention can apply a more loose design rules (Design Rule) for multilayer-circuit tape and a method of manufacturing the same and if it using described relates to a semiconductor package and, more particularly fine-pitch (Fine Pitch), power (Power) and a ground (ground) the easy-circuit the multi-layer tape and a process related to a manufacturing method and a semiconductor package using the same.

일반적으로 반도체패키지에는 반도체칩을 비롯하여 다양한 종류의 섭스트레이트(Substrate)가 이용되고 있다. In general, a semiconductor package, there is a wide variety of interference straight (Substrate) used, as well as a semiconductor chip. 이러한 섭스트레이트로서는 주지된 바와 같이 써킷테이프, 써킷필름, 인쇄회로기판 또는 리드프레임 등 매우 다양한 종류가 존재하며, 이것들은 반도체칩과 마더보드 사이의 전기적 신호를 상호 중개해주는 역할을 한다. This perturbation straight As As is well known, and a wide variety of types, such as Circuit tape, film-circuit, a printed circuit board or a lead frame is present, these are the role that cross an electric signal between the semiconductor chip and the motherboard mediation.

이러한 섭스트레이트중에서 종래의 통상적인 써킷테이프(100')가 도1a 내지 도1c에 도시되어 있으며, 이를 참조하여 종래의 써킷테이프(100')를 설명하면 다음 과 같다. This perturbation of the conventional straight-circuit in a typical tape (100 ') and is shown in Figure 1a to 1c, with reference to the conventional tape-circuit (100' will be described a) as follows.

도시된 바와 같이 다수의 원형 통공(4')이 어레이(Array)된 가요성의 절연층(2')이 구비되어 있고, 상기 절연층(2')의 상면에는 복잡하고 미세한 다수의 회로패턴(6')이 형성되어 있다. A plurality of circular through holes (4 '), the array (Array) of a flexible insulating layer (2') are equipped with, and the insulating layer (2 ') has a complex and fine plurality of circuit pattern upper surface of, as shown (6 a ') is formed. 상기 회로패턴(6')은 통상 구리박막(Cu Foil)으로 형성된다. It said circuit pattern (6 ') is formed by a conventional thin-film copper (Cu Foil). 또한, 상기 회로패턴(6')중 일정 영역은 상기 절연층(2')의 관통공(4')을 통하여, 상기 절연층(2')의 하면으로 오픈(Open)되어 있다. Further, the circuit patterns (6 ') a predetermined region of the insulating layer (2' and is opened (Open) as the lower face of the through hole (4 ') (the insulating layer 2) through a'). 상기 절연층(2')의 관통공(4')을 통하여 하면으로 오픈된 회로패턴(6')의 일정영역을 통상 볼랜드(Ball Land)라고도 한다. And a predetermined area of ​​the insulating layer (2 ') through holes (4') of the circuit pattern (6 ') to open through when also known conventional Borland (Ball Land). 더불어, 상기 회로패턴(6')의 상면 전체는 외부에 그대로 노출될 수 있다. In addition, the entire upper surface of the circuit pattern (6 ') can be exposed to the outside. 물론, 상기 회로패턴(6')중 차후 도전성와이어(26')와 본딩되는 영역(본드핑거(Bond Finger)라 칭함)을 제외한 나머지 영역은 모두 절연성 수지로 코팅되어 있을 수도 있다. Of course, the circuitry pattern (6 ') (the bonded area (referred to bond fingers (Finger Bond) hereinafter) subsequent conductive wire 26), with the exception of the area may be all be coated with an insulating resin.

이러한 써킷테이프(100')는 통상 절연층(2')의 상면에 얇은 구리박막 등을 접착, 스퍼터링(Sputtering), 디포지션(Depostion) 등의 방법으로 형성한 후, 화학적 에칭(Etching)에 의해 복잡한 모양의 회로패턴(6')을 형성한다. After forming in this Circuit tape 100 'is normally an insulating layer (2' bonded to such a thin copper film on the upper surface of), sputtering (Sputtering), deposition method, such as (Depostion), by chemical etching (Etching) to form the complex shape of the circuit pattern (6 '). 또한, 상기 절연층(2')의 하면에는 상기 회로패턴(6')과 대응되는 일정 영역을 레이저 등으로 드릴링(Drilling)하여 일정 크기의 관통공(4')을 형성함으로써, 상기 회로패턴(6')의 소정 영역이 상기 관통공(4')을 통하여 외측으로 오픈되도록 한다. In addition, the insulating layer (2 ') when, the said circuit pattern (6' by forming a drilling (Drilling) to a predetermined size through-hole (4 ') of a predetermined area corresponding to) the laser, patterns the circuit ( "a predetermined region of) the through hole (4, 6 so that open to the outside through).

계속해서, 도2는 상기 써킷테이프(100')를 이용한 반도체패키지(200')의 단면도이다. Next, Figure 2 is a cross-sectional view of a "semiconductor package (200 using a) the tape-circuit 100 '.

도시된 바와 같이 써킷테이프(100')의 상면 중앙에는 접착수단(20')으로 반 도체칩(22')이 접착되어 있다. Circuit tape 100 ', as illustrated, the upper surface center of the adhesive means (20', is a semiconductor chip (22 ') adhered to). 상기 반도체칩(22')은 상면에 다수의 입출력패드(24')가 형성되어 있으며, 상기 입출력패드(24')는 도전성와이어(26')에 의해 상기 써킷테이프(100')의 회로패턴(6')에 전기적으로 접속되어 있다. The circuit pattern of the semiconductor chip (22 ') has a plurality of input-output pad (24 on the upper surface, and a) is formed, the input-output pad (24') is electrically conductive wires (26 'the Circuit tape (100') by a) ( It is electrically connected to the 6 '). 또한, 상기 써킷테이프(100')의 상면, 반도체칩(22') 및 도전성와이어(26')는 봉지재로 봉지되어 일정 형태의 봉지부(28')가 형성되어 있으며, 상기 써킷테이프(100')의 각 관통공(4') 즉, 볼랜드에는 도전성볼(30')이 융착되어 있다. In addition, the Circuit "upper surface, a semiconductor chip (22) and a conductive wire (26 '), tape 100' is sealed with a sealing material a certain shape of the seal portion (28 ', and a) is formed, the Circuit tape (100 , each through-hole (4) "), that is, Borland, the conductive ball (30 ') is sealed.

여기서, 상기 반도체칩(22') 하면의 회로패턴(6') 및 도전성볼(30')은 통상 상기 반도체칩(22')의 열을 마더보드쪽으로 신속하게 발산시키는 역할을 한다. Here, "(and the conductive ball (30 '), the circuit pattern 6) When the semiconductor chip 22' is generally the semiconductor chip (22 'serves to quickly dissipate the heat in) toward the motherboard.

한편, 최근의 반도체패키지는 점차 파인피치화 경향에 따라 상기 써킷테이프에 더 많은 회로패턴이 수용될 수 있도록 디자인되고 있다. On the other hand, recent semiconductor packages has been increasingly designed to be more circuit patterns on the tape receiving-circuit in accordance with the fine pitch tendency. 그러나, 상기와 같은 종래의 써킷테이프는 단층 구조이기 때문에 동일한 면적에서 형성될 수 있는 회로패턴의 갯수 및 피치에는 물리적 및 공간적 한계가 있다. However, the conventional tape-circuit as described above, the number and pitch of the circuit which can be formed in the same pattern area since the single-layer structure, there is a physical and spatial limitations.

또한, 상기 반도체칩의 입출력패드 중에는 시그널용 외에도 다수의 파워용 및 그라운드용의 입출력패드가 존재하는데, 이를 모두 회로패턴에 연결해야 함으로써, 과다하게 시그널용의 회로패턴이 낭비되는 단점이 있다. Further, in addition to the input and output pads of the semiconductor chip while for a large number of signal input and output pads for power and ground for the present, there is a disadvantage that it must be connected by both the circuit pattern, excessive waste of circuit patterns forming signal. 즉, 경우에 따라서는 상기 반도체칩의 입출력패드중 시그널용의 입출력패드를 상기 회로패턴이 모두 수용하지 못할 수도 있다. That is, as the case may not be able to accommodate all the circuit patterns of the input and output pads for input-output pads of the semiconductor chip signal.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 파인피치(Fine Pitch)에 대해 보다 느슨한 디자인룰(Design Rule)을 적용할 수 있고, 파워(Power) 및 그라운드(Ground) 처리가 용이한 다층 써킷테이프 및 그 제조 방법과 이를 이용한 반도체패키지를 제공하는데 있다. Thus, the present invention is that devised to solve the conventional problems as described above, the fine pitch (Fine Pitch) it is possible to apply a more loose design rules (Design Rule) for a power (Power) and the ground (Ground) treatment the ease of the multilayer-circuit there is provided a tape and a method of manufacturing the semiconductor package using the same.

(구성) (Configuration)

상기한 목적을 달성하기 위해 본 발명에 의한 다층 써킷테이프는 다수의 통공이 어레이(Array)되어 형성된 대략 판상의 제1절연층과; Circuit multilayer tape according to the present invention to achieve the above object includes a plurality of apertures, the array (Array) a first insulating layer of substantially plate-shaped and is formed; 상기 제1절연층의 상면에 형성되어 있으며, 상기 통공을 통하여 하부로 노출된 다수의 제1회로패턴과; The first is formed on the upper surface of the insulating layer, a plurality of the first circuit via the through hole exposed to the lower patterns; 상기 제1회로패턴의 상면중 일정영역을 제외한 상면 전체에 형성된 제2절연층과; The first circuit of the second insulation is formed on the entire top surface except for a predetermined region of the upper surface of the pattern layer; 상기 제2절연층의 상면에 형성되어 있되, 상기 제1회로패턴과 전기적으로 연결된 제2회로패턴을 포함하여 이루어진 것을 특징으로 한다. Itdoe is formed on the upper surface of the second insulating layer, characterized in that made in the first circuit pattern is electrically connected to a second circuit pattern.

여기서, 상기 제2절연층에는 관통공이 형성되어 있고, 상기 제1회로패턴과 상기 제2회로패턴은 상기 관통공을 통하여 전기적으로 연결될 수 있다. Here, the second insulating layer is formed on the through-hole, the first circuit pattern and second circuit pattern may be electrically connected via the through hole.

또한, 상기 제2회로패턴은, 상기 제1회로패턴을 외부로 노출시키는 제2절연층의 경계면을 통하여, 상기 제1회로패턴과 전기적으로 연결될 수도 있다. In addition, the second circuit pattern, through a boundary surface of the second insulating layer to expose the first circuit pattern to the outside, wherein the first circuit may be connected in a pattern electrically.

상기한 목적을 달성하기 위해 본 발명에 의한 다층 써킷테이프의 제조 방법은 다수의 통공이 어레이(Array)되어 형성된 제1절연층과, 상기 제1절연층의 상면에 형성되어 있으며, 상기 통공을 통하여 하부로 노출된 다수의 제1회로패턴으로 이루어진 원시 써킷테이프를 제공하는 단계와; Manufacturing a multilayer-circuit tape according to the present invention to achieve the above object is formed on the upper surface of the first insulating layer and said first insulating layer a plurality of through holes formed in the array (Array), through the through hole a plurality of exposure to lower the step of providing a raw tape-circuit consisting of a first circuit pattern; 상기 원시 써킷테이프의 상면에, 상기 제1회로패턴과 대응하는 영역에 다수의 관통공이 형성되도록, 감광성의 제2절연층을 형성하는 단계와; Forming on a top surface of the raw tape-circuit, the first circuit of the second insulating layer, so as to form a photosensitive ball multiple through a region corresponding to the pattern; 상기 원시 써킷테이프의 중앙에 형성된 제1회로패턴의 상면 및 이것과 인접한 제1회로패턴의 일정영역과 상기 제1회로패턴 사이의 영역과 대응되는 영역의 감광성의 제2절연층을 빛에 노출시키는 단계와; Exposing a region and a second insulating layer of the photosensitivity of the corresponding region between the source-circuit central first circuit top surface, and this and the adjacent first circuit constant regions of the pattern of the pattern formed on the tape with the first circuit pattern on the light step; 상기 노출되거나 노출되지 않은 모든 감광성의 제2절연층 상면에 금속을 디포지션하는 단계와; Wherein the exposed or di-metal to all the photosensitive top surface of the second insulating layer and the unexposed position; 상기 디포지션된 금속 상면에 금속을 도금하는 단계와; The step of plating a metal on the upper surface and a metal de-position; 상기 원시 써킷테이프를 현상하여, 상기 노출된 감광성의 제2절연층, 상기 제2절연층 상면의 금속 디포지션층 및 도금층을 모두 제거하여, 상기 제2절연층 상면에 상기 제1회로패턴과 전기적으로 연결된 제2회로패턴을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다. By developing the RAW-circuit tape, the exposed photosensitive second insulating layer, the second insulation by removing all of the metal deposition layer and a plate layer of the top surface layer, the second insulating said first circuit pattern on the top surface layer and the electrically including the step of forming the second circuit pattern connected to is characterized in that is made.

상기한 목적을 달성하기 위해 본 발명에 의한 다층 써킷테이프를 이용한 반도체패키지는 다수의 통공이 어레이(Array)되어 형성된 제1절연층, 상기 제1절연층의 상면에 형성되어 있으며, 상기 통공을 통하여 외부로 노출된 다수의 제1회로패턴, 상기 제1회로패턴의 상면에 형성되어 있되, 상기 제1회로패턴중 일정 영역은 외부로 노출되도록 되어 있는 제2절연층, 상기 제2절연층의 상면에 형성되어 있되, 상기 제1회로패턴과 전기적으로 도전가능하게 연결된 제2회로패턴으로 이루어진 다층 써킷테이프와; The semiconductor package using a multilayer-circuit tape according to the present invention to achieve the above object is a plurality of apertures, the array (Array) is first insulating layer, is formed on the upper surface of the first insulating layer, through the through hole a plurality of first circuit pattern exposed to the outside, the first circuit itdoe is formed on the upper surface of the pattern, the first circuit pattern to a predetermined region of the is adapted to be exposed to the outside the second insulation layer, the second insulating layer on the upper surface of which itdoe is formed on, and the first circuit patterns and electrically conductive possibly the second circuit pattern made of a multi-layer tape-circuit is connected; 상기 다층 써킷테이프의 상면 중앙에 접착수단으로 접착되어 있으며, 상면에 다수의 입출력패드가 형성된 반도체칩과; And it is adhered to the adhesive means on the upper surface center of the multi-layer tape-circuit, semiconductor chip, a plurality of input-output pads formed on the upper surface and; 상기 반도체칩의 입출력패드와 상기 다층 써킷테이프의 제1회로패턴 및 제2회로패턴을 전기적으로 접속하는 다수의 도전성와이어와; And a plurality of conductive wires for electrically connecting the first circuit pattern and second circuit pattern of the multi-layer tape-circuit input and output pads of the semiconductor chip; 상기 다층 써킷테이프의 상면, 반도체칩 및 도전성와이어가 외부 환경으로부터 보호되도록 봉지재로 봉지되어 형성된 봉지부와; A top surface seal portion, the semiconductor chip and the conductive wires of the multi-circuit tape is sealed with a sealing material to provide protection from the environment and formed; 상기 다층 써킷테이프의 통공에 융착되어 상기 제1회로패턴 및 제2회로패턴과 전기적으로 접속되는 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다. It is welded to the through hole of said multi-circuit tape characterized by comprising, including a plurality of conductive balls to be the first circuit pattern and second circuit pattern are electrically connected to each other.

(작용) (Action)

상기와 같이 하여 본 발명에 의한 다층 써킷테이프 및 이의 제조 방법과 이를 이용한 반도체패키지에 의하면, 회로패턴이 다층(즉, 2층)으로 형성됨으로써, 동일한 면적의 써킷테이프에서 보다 많은 회로패턴을 디자인할 수 있게 되며, 또한 파인피치에 대하여 보다 느슨한 디자인룰을 적용할 수 있게 된다. According to the multilayer-circuit tape and a method of manufacturing the semiconductor package using the same according to the present invention as described above, the circuit pattern being formed in multiple layers (that is, two layers), to design a more circuit patterns in-circuit tape of the same area It can make and also be able to apply more lax rules with respect to the fine pitch designs.

또한, 회로패턴이 다층으로 형성됨으로써, 반도체칩에 형성된 다수의 파워용 및 그라운드용의 입출력패드를 상기 써킷테이프가 용이하게 수용할 수 있고, 이에 따라 시그널용의 회로패턴을 보다 많이 확보할 수 있게 된다. In addition, the circuit whereby the pattern is formed in multiple layers, the plurality of power the Circuit tape the input and output pads of the for and to a ground formed on the semiconductor chip can be easily accommodated, can be secured more the circuit patterns forming the signal accordingly do. 따라서, 파인피치화된 대량의 입출력패드를 갖는 반도체칩을 용이하게 수용할 수 있게 된다. Accordingly, it is possible for the semiconductor chip having the input and output pads of a fine pitch mass can be easily accommodated.

(실시예) (Example)

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. Referring now to the accompanying drawings, preferred embodiments of the present invention self skilled enough to easily carry out the present invention in the art and described in detail as follows.

도3a 및 도3b는 본 발명에 의한 다층 써킷테이프(100)를 도시한 평면도 및 단면도이다. Figures 3a and 3b are a plan view and a cross-sectional view showing the multi-layer tape-circuit 100 according to the present invention.

먼저 다수의 관통공(4)이 어레이되어 형성된 대략 판상의 제1절연층(2)이 형성되어 있다. First is a substantially plate-shaped first formed by a plurality of through-holes (4), the array insulating layer 2 is formed. 여기서, 상기 제1절연층(2)은 통상적인 절연 테이프 또는 필름이다. Here, the first insulating layer (2) is a conventional insulating tape or film.

상기 제1절연층(2)의 상면에는 상기 관통공(4)을 통하여 하부로 노출된 다수의 제1회로패턴(6)이 형성되어 있다. The first insulating layer is 2, the plurality of the first circuit pattern 6 is exposed to the lower portion through the through-hole 4 is formed in the upper surface of the. 즉, 중앙에는 대략 4각 라인 모양으로 서로 연결되어 제1회로패턴(6)이 형성되어 있고, 상기 중앙을 중심으로 그 외주연에는 방사상으로 또다른 제1회로패턴(6)이 형성되어 있다. That is, the center of approximately 4 are connected to the respective line shape and the first circuit pattern 6 is formed, and that the outer periphery has been formed with a radially further first circuit pattern (6) with respect to the center.

또한, 상기 제1회로패턴(6)의 상면중 일정영역을 제외한 상면 전체에는 제2절연층(8)이 형성되어 있다. In addition, the second insulating layer 8 is formed on the upper surface, the whole except for a predetermined region of the upper surface of the first circuit pattern (6). 즉, 상기 제2절연층(8)중 상기 제1회로패턴(6)과 대응되는 영역에는 일정 직경의 관통공(10)이 형성되어 있고, 또한 상기 제1회로패턴(6)중 써킷테이프(100)의 중앙과 가까운 부분은 상기 제2절연층(8)이 형성되어 있지 않다. That is, the Circuit tape of the second insulating layer (8) of the first circuit pattern (6) has a through-hole 10 of predetermined diameter is formed in a region corresponding with, and the first circuit pattern (6) ( the center and the nearest part of 100) is the second insulating layer 8 is not formed.

계속해서, 상기 제2절연층(8)의 상면에는 상기 제1회로패턴(6)과 전기적으로 연결된 제2회로패턴(12)이 형성되어 있다. Next, the first insulation has two second circuit pattern 12 has an upper surface electrically connected to said first circuit pattern 6 of the layer 8 is formed.

즉, 상기 제1회로패턴(6)과 상기 제2회로패턴(12)은 상기 제2절연층(8)의 관통공(10)을 통하여 전기적으로 연결되거나(도3b의 좌측 참조), 또는 상기 제1회로패턴(6)을 외부로 노출시키는 제2절연층(8)의 경계면을 통하여(도3b의 우측 참조) 상기 제1회로패턴(6)과 전기적으로 연결되어 있다. That is, the first circuit pattern 6 and the second circuit pattern 12 is either electrically connected to each other via the through-hole 10 of the second insulating layer 8 (see the left side in Fig. 3b), or the the first is through a second boundary surface of the insulating layer (8) for exposing a circuit pattern (6) to the outside (see the right side in Fig. 3b) of the first circuit pattern (6) and electrically connected.

또한, 상기 제1회로패턴(6)과 제2회로패턴(12)은 단면상 대략 계단형태로 되어 있다. In addition, the first circuit pattern 6 and the second circuit pattern 12 is a substantially staircase shape cross section. 즉, 상기 제2회로패턴(12)은 상기 제1회로패턴(6)의 길이보다 짧게 형성되어 있으며, 따라서, 상기 제1회로패턴(6)중 일부 영역 및 상기 제2회로패턴(12)은 모두 써킷테이프(100)의 상면으로 노출되어 있다. That is, the second circuit pattern 12 is the first circuit is formed shorter than the length of the pattern 6, and therefore, the first circuit pattern (6) part region and the second circuit pattern 12 is of the both are exposed to the upper surface of the tape-circuit 100.

따라서, 이와 같은 다층 써킷테이프는 종래에 비하여 대략 2배의 회로패턴이 형성되고, 따라서 반도체칩의 그라운드, 파워 및 시그널을 모두 용이하게 수용할 수 있게 된다. Therefore, this multi-layer tape-circuit, such a circuit pattern is formed about twice compared with the prior art, and therefore it is possible to easily accommodate all of the ground of the semiconductor chip, and signal power.

계속해서, 도4a 내지 도4e는 본 발명에 의한 다층 써킷테이프(100)의 제조방 법을 도시한 순차 설명도이며, 이를 참조하여 본 발명의 다층 써킷테이프(100)의 제조 방법을 설명한다. Subsequently, a manufacturing method of Figure 4a to Figure 4e is a multilayer-circuit tape 100 are sequentially described also, and the multilayer-circuit tape 100 of the present invention with reference to the showing the manufacturing method of according to the present invention.

1. 원시 써킷테이프 제공 단계로서, 다수의 관통공(4)이 어레이(Array)되어 형성된 제1절연층(2)과, 상기 제1절연층(2)의 상면에 형성되어 있으며, 상기 관통공(4)을 통하여 하부로 노출된 다수의 제1회로패턴(6)으로 이루어진 원시 써킷테이프를 제공한다. 1. Circuit as raw tape providing step, a plurality of through-holes (4), the array (Array) is formed in the first insulating layer (2), is formed in the upper surface of the first insulating layer 2, the through-hole providing a plurality of raw-circuit tape consisting of a first circuit pattern 6 is exposed to the lower portion via a 4.

2. 제2절연층 형성 단계로서, 상기 원시 써킷테이프의 상면에, 상기 제1회로패턴(6)과 대응하는 영역에 적어도 하나 이상의 관통공(10)이 형성되도록, 감광성의 제2절연층(8)을 형성한다.(도4a 참조) 2. As the second insulating layer formation step, the upper surface of the raw tape-circuit, the first circuit pattern 6 and the corresponding, so that the at least one through-hole 10 formed in a region that photosensitive second insulating layer ( 8) to form (see Fig. 4a)

3. 노출 단계로서, 상기 원시 써킷테이프의 중앙에 형성된 제1회로패턴(6)의 상면 및 이것과 인접한 그 외주연의 다른 제1회로패턴(6)의 일정영역과 상기 제1회로패턴(6) 사이의 영역과 대응되는 영역의 감광성의 제2절연층(8)을 빛에 노출시켜 그 물성(物性)을 변화시킨다.(도4b 참조) 3. As the exposing step, formed in the center of the raw tape-circuit a first circuit pattern (6) and which upper surface and an adjacent constant region of the other peripheral edge of the first circuit pattern (6) with the first circuit pattern (6 ) by a second insulating layer (8) of the photosensitive area of ​​a region in which the correspondence between the exposure to light and changes its physical properties (物 性). (see Fig. 4b)

도면중 미설명 부호 14는 마스크(Mask)이다. Drawings, reference numeral 14 is of the mask (Mask).

4. 금속 디포지션(Deposition) 단계로서, 상기 노출되거나 노출되지 않은 모든 감광성의 제2절연층(8) 상면에 금속을 디포지션하여 일정두께의 디포지션층(16)을 형성한다. 4 to form a metal deposition (Deposition), comprising the steps, the exposed or the unexposed photosensitive all 2 having a predetermined thickness by a metal di-position on the upper surface of insulating layer 8, the deposition layer (16).

이때, 상기 디포지션의 특성상, 상기 제2절연층(8)의 수평면에만 일정두께의 디포지션층(16)이 형성되고, 상기 제2절연층(8)의 수직면에는 디포지션층(16)이 형성되지 않는다. At this time, the deposition layer 16 of only a certain thickness of the horizontal plane of the nature of, the second insulating layer (8) of said deposition is formed on a vertical surface, the deposition layer 16 of the second insulating layer 8 is It is not formed. 또한, 이때 상기 제2절연층(8)에 형성된 관통공(10)은 그 직경이 매우 작으므로, 상기 디포지션층(16)에 의해 폐색(閉塞)된다. In addition, where the second through holes 10 formed in the insulating layer 8, so that the diameter is very small, is closed (閉塞) by the deposition layer (16).

5. 금속 도금(Plating) 단계로서, 상기 디포지션된 층(16) 상면에 금속을 도금한다. 5. plating a metal on the upper surface of the metal plating (Plating) as a step, the deposition of layer 16. 상기 도금되는 금속은 통상적인 구리(Cu)이다.(도4d 참조) The metal to be coated is a conventional copper (Cu). (See Fig. 4d)

이때, 상기 도금에 의한 도금층(18)은 상기 디포지션층(16)이 형성된 영역에만 형성된다. At this time, the plating layer 18 by the plating is formed only on the region formed with the deposition layer (16). 즉, 제2절연층(8)의 수평면에만 형성되고, 수직면에는 형성되지 않는다. I.e., is formed only on the horizontal surface of the second insulating layer 8 is not formed in the vertical plane. 물론, 상기 제2절연층(8)에 형성된 관통공(10)은 이미 디포지션층(16)으로 폐색되어 있으므로, 상기 관통공(10) 상부에도 도금층(18)이 형성된다. Of course, the through-holes 10 formed on the second insulating layer 8 because it is already de-occluding position, layer 16, in the upper part of the through-hole 10 is formed with a plating layer (18).

6. 현상 단계로서, 상기 원시 써킷테이프를 현상하여, 상기 노출된 감광성의 제2절연층(8), 상기 제2절연층(8) 상면의 금속 디포지션층(16) 및 도금층(18)을 모두 제거하여, 상기 제2절연층(8) 상면에 상기 제1회로패턴(6)과 전기적으로 연결된 제2회로패턴(12)을 형성한다.(도4e 참조) 6. As the developing step, the developer-circuit the raw tape, the exposed photosensitive second insulating layer 8, the second insulating layer 8, the upper surface metal deposition layer 16 and the plating layer of 18 both the removal, to form a first circuit pattern 6 and the second electrical circuit pattern 12 connected to the upper surface of the second insulating layer 8 (see Fig. 4e)

즉, 상기 제2절연층(8)중 빛에 노출된 영역은 상기 제1회로패턴(6) 또는 제1절연층(2)으로부터 쉽게 제거되어, 소정의 목적하는 제2회로패턴(12)을 얻게 된다. That is, the second is easily removed from the area of ​​the first circuit pattern (6) or the first insulating layer 2 is exposed to light of the insulating layer 8, a second circuit pattern (12) for a predetermined object of the It is obtained.

이때, 상기 제2회로패턴(12)은 상기 제2절연층(8)의 관통공(10)을 통하여 상기 제1회로패턴(6)에 연결되거나, 또는 상기 제1회로패턴(6)을 외부로 노출시키는 제2절연층(8)의 경계면(8a)을 통하여 연결된다. At this time, the second circuit pattern 12 is the second insulation through the through-hole 10 of layer 8 or connected to the first circuit pattern (6), or external to said first circuit pattern 6 2 is connected through a boundary surface (8a) of the insulating layer 8 is exposed to.

도5는 본 발명에 의한 다층 써킷테이프(100)를 이용한 반도체패키지(200)의 단면도이다. 5 is a cross-sectional view of the semiconductor package 200 using a multi-layer tape-circuit 100 according to the present invention.

도시된 바와 같이 다수의 관통공(4)이 어레이(Array)되어 형성된 제1절연층(2), 상기 제1절연층(2)의 상면에 형성되어 있으며, 상기 관통공(4)을 통하여 외부로 노출된 다수의 제1회로패턴(6), 상기 제1회로패턴(6)의 상면에 형성되어 있되, 상기 제1회로패턴(6)중 일정 영역은 외부로 노출되어 있는 제2절연층(8), 상기 제2절연층(8)의 상면에 형성되어 있되, 상기 제1회로패턴(6)과 전기적으로 도전가능하게 연결된 제2회로패턴(12)으로 이루어진 다층 써킷테이프(100)가 구비되어 있다. Outside through the first insulating layer 2, is formed in the upper surface of the first insulating layer 2, the through-hole 4, a plurality of through holes 4 is formed by an array (Array) as shown a second insulating layer that is a certain area is exposed to the outside of the plurality of the first circuit pattern 6 is exposed, the first circuit itdoe is formed on the upper surface of the pattern 6, the first circuit pattern (6) to ( 8), the second insulating itdoe is formed on the upper surface of the layer 8, the first circuit pattern 6 and the second circuit pattern 12 multilayer-circuit tape (100 consisting of electrically coupled to challenge) is provided with It is.

상기 다층 써킷테이프(100)의 상면 중앙에는 접착수단(20)으로 반도체칩(22)이 접착되어 있으며, 상기 반도체칩(22)의 상면에는 다수의 입출력패드(24)가 형성되어 있다. An upper surface of the multi-layer tape-circuit in the center of the adhesive means 20 of the upper surface 100, the semiconductor chip 22 are adhered, the semiconductor chip 22 has a plurality of input and output pad 24 is formed.

상기 반도체칩(22)의 입출력패드(24)와 상기 다층 써킷테이프(100)의 제1회로패턴(6) 및 제2회로패턴(12)은 골드와이어, 알루미늄와이어와 같은 도전성와이어(26)에 의해 상호 전기적으로 연결되어 있다. The input and output pads 24 and the first circuit pattern 6 and the second circuit pattern 12 is a conductive wire 26 such as a gold wire, an aluminum wire of the multi-circuit tape (100) of the semiconductor chip 22 It is electrically connected to each other by.

또한, 상기 다층 써킷테이프(100)의 상면, 반도체칩(22) 및 도전성와이어(26)는 외부 환경으로부터 보호되도록 봉지재로 봉지되어 일정 형태의 봉지부(28)를 이루고 있다. Further, the upper surface of the semiconductor chip 22 and the conductive wires 26 of the multi-circuit tape 100 is sealed with sealing material to be protected from the environment can achieve a certain shape of the seal portion 28.

또한, 상기 다층 써킷테이프(100)의 관통공(4)에는 솔더볼과 같은 도전성볼(30)이 융착되어 차후 마더보드에 실장 가능한 형태로 되어 있다. Further, through holes 4 is provided with a conductive ball 30, such as a solder ball of the multi-circuit tape 100 is sealed is mounted in a form for subsequent motherboard.

따라서, 상기 반도체칩(22)의 그라운드, 파워 및 시그널은 상기 입출력패드(24), 도전성와이어(26), 제2회로패턴(12) 또는/ 및 제1회로패턴(6), 그리고 도전성볼(30)을 통하여 마더보드로 전달된다. Accordingly, the ground, power and signal is seen the input and output pads 24, conductive wire 26, the second circuit pattern 12 and / or the first circuit pattern 6, and the conductivity of the semiconductor chip 22 ( through 30) it is transmitted to the mother board. 또한 마더보드로부터의 그라운드, 파워 및 시그널은 그 역으로 전달된다. In addition, the ground, power and signal from the mother board is transmitted to that station.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다. The present invention, as in the above will be possible, though has been described only the embodiments of the not limited to this, the embodiment in variously modified without departing from the scope and spirit of the invention.

상기와 같이 하여 본 발명에 의한 다층 써킷테이프 및 이의 제조 방법과 이를 이용한 반도체패키지에 의하면, 회로패턴이 2층으로 형성됨으로써, 써킷테이프에 보다 많은 회로패턴을 디자인 할 수 있는 효과가 있다. According to the semiconductor package, a multi-layer tape-circuit and a method according to the invention and using the same as described above, whereby a circuit pattern is formed in two layers, there is an effect that it is possible to design a more circuit pattern on a tape-circuit. 또한, 상기와 같이 하여 파인피치화에 따른 디자인룰도 보다 느슨해지고 이에 따라 섭스트레이트의 제조 수율도 향상되는 효과가 있다. Further, by getting loose even more design rule according to the fine pitch as described above Accordingly, there is an effect that improves the manufacturing yield of the straight interference.

또한, 회로패턴이 2층으로 형성됨으로써, 반도체칩에 형성된 다수의 파워용 및 그라운드용의 입출력패드를 용이하게 수용할 수 있고, 이에 따라 시그널용의 회로패턴을 보다 많이 확보할 수 있게 된다. In addition, by being a circuit pattern is formed in two layers, it is possible to easily accommodate a plurality of input and output pads for power and for ground is formed on the semiconductor die, it can be secured more than the circuit patterns forming the signal accordingly. 따라서, 파인피치화된 대량의 입출력패드를 갖는 반도체칩을 용이하게 수용할 수 있는 효과가 있다. Accordingly, it is possible to easily accommodate the semiconductor chip having the input and output pads of a fine pitch mass.

Claims (5)

  1. 다수의 통공이 어레이(Array)되어 형성된 대략 판상의 제1절연층과; A plurality of through holes, the array (Array) a first insulating layer of substantially plate-shaped and is formed;
    상기 제1절연층의 상면에 형성되어 있으며, 상기 통공을 통하여 하부로 노출된 다수의 제1회로패턴과; The first is formed on the upper surface of the insulating layer, a plurality of the first circuit via the through hole exposed to the lower patterns;
    상기 제1회로패턴의 상면중 일정영역을 제외한 상면 전체에 형성된 제2절연층과; The first circuit of the second insulation is formed on the entire top surface except for a predetermined region of the upper surface of the pattern layer;
    상기 제2절연층의 상면에 형성되어 있되, 상기 제1회로패턴과 전기적으로 연결된 제2회로패턴을 포함하여 이루어진 다층 써킷테이프. Itdoe is formed on the upper surface of the second insulating layer, a multi-layer tape-circuit made in said first circuit pattern is electrically connected to a second circuit pattern.
  2. 제1항에 있어서, 상기 제2절연층에는 관통공이 형성되어 있고, 상기 제1회로패턴과 상기 제2회로패턴은 상기 관통공을 통하여 전기적으로 연결된 것을 특징으로 하는 다층 써킷테이프. The method of claim 1, wherein the second insulating layer is formed on the through-hole, the first circuit pattern and second circuit pattern is a multi-layer tape-circuit, characterized in that electrically connected via the through hole.
  3. 제1항 또는 제2항에 있어서, 상기 제2회로패턴은, 상기 제1회로패턴을 외부로 노출시키는 제2절연층의 경계면을 통하여, 상기 제1회로패턴과 전기적으로 연결된 것을 특징으로 하는 다층 써킷테이프. The method of claim 1 or claim 2, wherein the second circuit pattern, through a boundary surface of the second insulating layer to expose the first circuit pattern to the outside, a multi-layer, characterized in that the first circuit pattern is electrically connected to Circuit tape.
  4. 다수의 통공이 어레이(Array)되어 형성된 제1절연층과, 상기 제1절연층의 상면에 형성되어 있으며, 상기 통공을 통하여 하부로 노출된 다수의 제1회로패턴으로 이루어진 원시 써킷테이프를 제공하는 단계와; A plurality of through holes, the array (Array) is first, and is formed on the upper surface of the insulating layer and the first insulating layer, through said through hole to provide a plurality of the raw-circuit tape consisting of a first circuit pattern exposed to the bottom step;
    상기 원시 써킷테이프의 상면에, 상기 제1회로패턴과 대응하는 영역에 다수의 관통공이 형성되도록, 감광성의 제2절연층을 형성하는 단계와; Forming on a top surface of the raw tape-circuit, the first circuit of the second insulating layer, so as to form a photosensitive ball multiple through a region corresponding to the pattern;
    상기 원시 써킷테이프의 중앙에 형성된 제1회로패턴의 상면 및 이것과 인접한 제1회로패턴의 일정영역과 상기 제1회로패턴 사이의 영역과 대응되는 영역의 감광성의 제2절연층을 빛에 노출시키는 단계와; Exposing a region and a second insulating layer of the photosensitivity of the corresponding region between the source-circuit central first circuit top surface, and this and the adjacent first circuit constant regions of the pattern of the pattern formed on the tape with the first circuit pattern on the light step;
    상기 노출되거나 노출되지 않은 모든 감광성의 제2절연층 상면에 금속을 디포지션하는 단계와; Wherein the exposed or di-metal to all the photosensitive top surface of the second insulating layer and the unexposed position;
    상기 디포지션된 금속 상면에 금속을 도금하는 단계와; The step of plating a metal on the upper surface and a metal de-position;
    상기 원시 써킷테이프를 현상하여, 상기 노출된 감광성의 제2절연층, 상기 제2절연층 상면의 금속 디포지션층 및 도금층을 모두 제거하여, 상기 제2절연층 상면에 상기 제1회로패턴과 전기적으로 연결된 제2회로패턴을 형성하는 단계를 포함하여 이루어진 다층 써킷테이프의 제조 방법. By developing the RAW-circuit tape, the exposed photosensitive second insulating layer, the second insulation by removing all of the metal deposition layer and a plate layer of the top surface layer, the second insulating said first circuit pattern on the top surface layer and the electrically the method of the multi-layer tape, made in-circuit and forming a second circuit pattern connected.
  5. 다수의 통공이 어레이(Array)되어 형성된 제1절연층, 상기 제1절연층의 상면에 형성되어 있으며, 상기 통공을 통하여 외부로 노출된 다수의 제1회로패턴, 상기 제1회로패턴의 상면에 형성되어 있되, 상기 제1회로패턴중 일정 영역은 외부로 노출되도록 되어 있는 제2절연층, 상기 제2절연층의 상면에 형성되어 있되, 상기 제1회로패턴과 전기적으로 도전가능하게 연결된 제2회로패턴으로 이루어진 다층 써킷테이프와; A plurality of through holes, the array a first insulating layer is (Array) is formed, is formed on the upper surface of the first insulating layer, the upper surface of the first plurality of circuit patterns, the first circuit pattern exposed through the through hole to the outside itdoe is formed, wherein the first predetermined area of ​​the circuit pattern is a capping formed on the upper surface of the second insulating layer, which is exposed to the outside, the second insulating layer, the first circuit 2 coupled to the conductive pattern and electrically multilayer circuit tape and made of a circuit pattern;
    상기 다층 써킷테이프의 상면 중앙에 접착수단으로 접착되어 있으며, 상면에 다수의 입출력패드가 형성된 반도체칩과; And it is adhered to the adhesive means on the upper surface center of the multi-layer tape-circuit, semiconductor chip, a plurality of input-output pads formed on the upper surface and;
    상기 반도체칩의 입출력패드와 상기 다층 써킷테이프의 제1회로패턴 및 제2회로패턴을 전기적으로 접속하는 다수의 도전성와이어와; And a plurality of conductive wires for electrically connecting the first circuit pattern and second circuit pattern of the multi-layer tape-circuit input and output pads of the semiconductor chip;
    상기 다층 써킷테이프의 상면, 반도체칩 및 도전성와이어가 외부 환경으로부터 보호되도록 봉지재로 봉지되어 형성된 봉지부와; A top surface seal portion, the semiconductor chip and the conductive wires of the multi-circuit tape is sealed with a sealing material to provide protection from the environment and formed;
    상기 다층 써킷테이프의 통공에 융착되어 상기 제1회로패턴 및 제2회로패턴과 전기적으로 접속되는 다수의 도전성볼을 포함하여 이루어진 반도체패키지. The semiconductor package formed by including a plurality of electrically conductive ball is welded to the through hole of said multi-circuit tape to said first circuit pattern and second circuit pattern are electrically connected to each other.
KR20010045712A 2001-07-28 2001-07-28 Multi-layer circuit tape and its manufacturing method and semiconductor package using it KR100708044B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20010045712A KR100708044B1 (en) 2001-07-28 2001-07-28 Multi-layer circuit tape and its manufacturing method and semiconductor package using it

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20010045712A KR100708044B1 (en) 2001-07-28 2001-07-28 Multi-layer circuit tape and its manufacturing method and semiconductor package using it

Publications (2)

Publication Number Publication Date
KR20030011160A true KR20030011160A (en) 2003-02-07
KR100708044B1 true KR100708044B1 (en) 2007-04-16

Family

ID=27717125

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20010045712A KR100708044B1 (en) 2001-07-28 2001-07-28 Multi-layer circuit tape and its manufacturing method and semiconductor package using it

Country Status (1)

Country Link
KR (1) KR100708044B1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846085A (en) * 1994-08-02 1996-02-16 Fujitsu Ltd Semiconductor device and method of manufacture
JPH1098078A (en) 1996-09-24 1998-04-14 Mitsui High Tec Inc Production of semiconductor device
JPH1187560A (en) 1997-09-09 1999-03-30 Mitsui High Tec Inc Semiconductor device
JPH11176976A (en) 1997-12-08 1999-07-02 Sumitomo Metal Smi Electron Devices Inc Manufacture for electronic components package
JP2000068322A (en) 1998-08-18 2000-03-03 Oki Electric Ind Co Ltd Semiconductor device and manufacture thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0846085A (en) * 1994-08-02 1996-02-16 Fujitsu Ltd Semiconductor device and method of manufacture
JPH1098078A (en) 1996-09-24 1998-04-14 Mitsui High Tec Inc Production of semiconductor device
JPH1187560A (en) 1997-09-09 1999-03-30 Mitsui High Tec Inc Semiconductor device
JPH11176976A (en) 1997-12-08 1999-07-02 Sumitomo Metal Smi Electron Devices Inc Manufacture for electronic components package
JP2000068322A (en) 1998-08-18 2000-03-03 Oki Electric Ind Co Ltd Semiconductor device and manufacture thereof

Also Published As

Publication number Publication date Type
KR20030011160A (en) 2003-02-07 application

Similar Documents

Publication Publication Date Title
US6608377B2 (en) Wafer level package including ground metal layer
US6025640A (en) Resin-sealed semiconductor device, circuit member for use therein and method of manufacturing resin-sealed semiconductor device
US5636104A (en) Printed circuit board having solder ball mounting groove pads and a ball grid array package using such a board
US5834844A (en) Semiconductor device having an element with circuit pattern thereon
US6753600B1 (en) Structure of a substrate for a high density semiconductor package
US6740964B2 (en) Semiconductor package for three-dimensional mounting, fabrication method thereof, and semiconductor device
US4941033A (en) Semiconductor integrated circuit device
US6476331B1 (en) Printed circuit board for semiconductor package and method for manufacturing the same
US5095407A (en) Double-sided memory board
US6534391B1 (en) Semiconductor package having substrate with laser-formed aperture through solder mask layer
US5796589A (en) Ball grid array integrated circuit package that has vias located within the solder pads of a package
US6495912B1 (en) Structure of ceramic package with integrated passive devices
US6514847B1 (en) Method for making a semiconductor device
US20040004293A1 (en) Semiconductor package
US6300685B1 (en) Semiconductor package
US5858816A (en) Method for producing circuit board, for semiconductor package, having cavity for accommodating semiconductor element
US6107683A (en) Sequentially built integrated circuit package
US8432022B1 (en) Shielded embedded electronic component substrate fabrication method and structure
US6465886B1 (en) Semiconductor device having circuit pattern and lands thereon
US20050247481A1 (en) Circuit board with quality-indicator mark and method for indicating quality of the circuit board
JP2001156203A (en) Printed wiring board for mounting semiconductor chip
US6562656B1 (en) Cavity down flip chip BGA
JP2007157844A (en) Semiconductor device, and method of manufacturing same
US6221694B1 (en) Method of making a circuitized substrate with an aperture
US6576540B2 (en) Method for fabricating substrate within a Ni/Au structure electroplated on electrical contact pads

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130408

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140408

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160406

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170407

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180404

Year of fee payment: 12